Cadence使用记录

这篇具有很好参考价值的文章主要介绍了Cadence使用记录。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

 记录了一些自己在cadence仿真过程中出现的问题

1.收敛问题

平时使用spectre仿真veriloga模型比较多,目前遇到过很多次收敛问题,也就是“ERROR (SPECTRE-16080): No DC solution found (no convergence).  Last acceptable solution computed at 6.6 uA.”,在这里总结一下目前查到的解决方法。

  • 设定结点初值( . nodeset )
  • 更改电源值、信号的Rising Time、Falling Time
  • 改变simulation-option-analog的tolerance数量级

2.veriloga模型变量的CDF显示

在veriloga模型里会定义一些parameter,每次在代码里修改就很麻烦,CDF(Component Description Format)提供了解决方法:通过tools-CDF-edit,选择“Base”作为变量类型,即可添加可供编辑的变量,然后在原理图中选中器件再按q,即可修改。

Cadence使用记录

打开CDF edit界面如下:

Cadence使用记录

 简单记录一下在type为“srting”时,几种选项的含义:

Parse as CEL:仅用于string类型变量。

  • “Yes”:将字符串解析为表达式,将参数作为表达式处理

Parse as number:此属性仅用于string类型的变量包含数字的情况。

  • “Yes”:将字符串解析为数字,当Parse as CEL为"Yes"时,Parse as number必须为"Yes"

 Store Defalt:默认情况下,Store default设置为"no"。

  • "Yes":将此属性设置为“是”的一个缺点是,如果参数的默认值更改,则使用默认值的现有实例不会自动更改为新的默认值。也就是说,它们保留旧的默认值。

Defalt value:参数默认值,int、float、radio、cyclic和netset类型的参数必须具有默认值。如果未为这些类型的参数指定默认值,CIW中的错误消息将显示未指定默认值的参数列表。

Display Condition :确定此参数是否显示在显示CDF参数的表单中。

Editable Condition:确定是否可以在显示CDF参数的表单中编辑此参数。

Units:此属性仅用于字符串类型参数,且Parse as number为"Yes",单位属性必须是以下之一:resistance, capacitance, inductance, conductance, time, frequency, power, powerDB, lengthMetric, lengthEnglish, angle, voltage, current, or temperature.

  • 要注意的是
  1. 在添加时将最底层元件中的变量设为全局变量[@name],在引用其symbol的时候才能在电路图上直接修改其值(坑)
  2. 同时添加CDF变量时需要在base中添加,不然退出后不能保存设置,
  3. 添加变量类型选择string否则无法扫描参数,添加时将“parse as CEL”和“parse as number”选为yes

Cadence使用记录

3.仿真结果格式

在进行DCanalysis时遇到warning"WARNING (SPECTRE-16707): Only tran supports psfxl format, result of other analyses will be in psfbin format."

在ADE菜单中output-save all-output format中选择psf格式即可。

4.闪退问题

由于需要运行verilogA程序,在仿真结束后的画图环节基本每三张图闪退一次,尝试了扩大虚拟机内存,增加处理器,删掉无用驱动等都不行,所以干脆就不绘图了,直接计算器输出结果...

5.复制symbol

有时候在建新器件的时候不想重新画symbol,可以直接复制。

先右键需要被复制的symbol,选择copy,选择from... to...。

Cadence使用记录

 然后再从需要建立symbol的原理图或者代码上选择creat-cellview from cellview

Cadence使用记录

 最后选中刚复制过来的那个symbol-OK-modify就完成了。

Cadence使用记录

【注意】要重新建立仿真文件,在这里一个疏忽又踩了大坑...

6.Virtuoso绘制原理图时连线与端口对不齐

我在使用别人绘制的原理图时发现无法连接端口,解决方法参考:模拟IC设计中的软件操作:Cadence Virtuoso Schematic 电路原理图编辑技巧 - 哔哩哔哩 (bilibili.com)具体就是调节snap的spacing:

Cadence使用记录文章来源地址https://www.toymoban.com/news/detail-401639.html

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