锁相环工作原理

这篇具有很好参考价值的文章主要介绍了锁相环工作原理。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

锁相环:Phase Locked Loop (相位,锁,环路) 简称 PLL。

基本构成

f1 是输入频率,f2是输出频率,并且反馈给鉴相器。

压控振荡器

压控振荡器的全称是:Voltage Controlled Oscillator ( 电压,控制,振荡器),简称 VCO。

输出的频率是受电压控制的,
锁相环工作原理
VCO 输出的频率可以达到几十GHZ,那么为什么VCO可以输出这个高的频率,我们还需要这么多外围的电子单元呢?直接使用VCO岂不是更方便?

问题在于,VCO的输出频率是收电压控制的,控制它的电压即使有很小的波动,反应在频率上输出的波动就会很大,而我们需要的是稳定输出的频率,因此仅仅一个VCO是不够的。

这个时候就需要锁相环的整个系统了。因为他是有反馈的,它的输出有任何的风吹草动,都会反馈给鉴相器的输入,然后鉴相器在调整,使输出锁定在一个相对稳定的频率。

鉴相器

鉴相器有两个输入,一个是晶振的输入信号,另外一个就是VCO的输出,鉴相器会把两个信号进行比较,如果这两个信号存在相位差异。比如 f2 滞后 f1 ,则鉴相器就会在存在差异的这一段进行输出。鉴相器不停的调制输出的电压,这样就会使得两个相位快速保持一致。
锁相环工作原理
它不仅可以检测相位,还可以检测频率, 如果f2 和 f1频率不相等,由此产生的频率误差也会通过鉴相器输出,使f2得频率快速锁定到f1。

低通滤波器

由于鉴相器输出信号是矩形波,高低电平之间存在突变,因此这里就需要加一个滤波器,使得信号变得很平滑:
锁相环工作原理
经过不段的调制,最终 f2 就可以和 f1保持一致了。

信号倍频

要实现频倍频,只需要加上一个分频器就可以了,例如输入信号是 100MHz,我们需要得到1.6GHz的信号,添加一个16分频器就能输出1.6GHz的信号了。
锁相环工作原理
VCO 输出的频率是1600MHz,但是经过分频器以后反馈给鉴相器的还是100MHZ,这样鉴相器就会产生使压控振荡器维持在1600MHz的电压。这样最终输出的频率就是 1600MHZ 了,倍频就是这么来的。文章来源地址https://www.toymoban.com/news/detail-403523.html

到了这里,关于锁相环工作原理的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • 锁相环技术原理及FPGA实现(第一章1.2)

    4)嵌入式块 RAM( BRAM)         大多数 FPGA 都具有内嵌的 BRAM, 这大大拓展了 FPGA 的应用范围和灵活性。 块 RAM 可被配置为单端口 RAM、双端口 RAM、地址存储器( CAM),以及 FIFO 等常用存储结构。 CAM 存储器在其内部的每个存储单元中都有一个比较逻辑,写入 CAM 中的数据

    2024年02月03日
    浏览(30)
  • 锁相环技术原理及FPGA实现(第一章1.1)

            锁相环技术具有很强的专业性,要掌握其工作原理,透彻理解各种设计方法和思路,最终游刃有余地设计出性能优良的锁相环电路,首先需要掌握一系列相关工具。请注意,不是“一种”工具,而是“一系列”工具: FPGA 开发软件 Quartus II、 HDL 仿真软件 ModelSim、

    2024年02月03日
    浏览(29)
  • 锁相环技术原理及FPGA实现(第三章3.1)

            锁相环( Phase-Locked Loops, PLL)电路的发明者是法国的 H.de Bellescize。为了简化 当时广泛使用的超外差式无线接收机结构,消除因接收机本振频率漂移带来的噪声, Bellescize 于 1932 年提出同步检波理论,首次公开发表了对锁相环路的描述,但当时并没有引起普遍的

    2024年02月02日
    浏览(30)
  • 锁相环技术原理及FPGA实现(第三章3.2)

    3.2.3 锁相环与基本负反馈电路的区别         锁相环是一个相位负反馈电路。也只有当锁相环构成了一个相位负反馈电路后,环路才具有相位跟踪功能。         图 3-1 与图 3-7 如何对应起来呢? PLL 中输入信号的相位1( ) t 能够对应反馈电路中的Xi 吗? PLL 中的基本放

    2024年02月19日
    浏览(29)
  • 锁相环技术知识

    闭环锁相环技术的主要方案有: 类型 描述 1、乘法鉴相器锁相环 该锁相环是硬件锁相设计的基础,其基本原理是计算输入信号与输出信号的乘积,经过滤波器和鉴相器输出后,得出输入输出信号的相位差,经过反馈使输出信号锁定输入信号,实现锁相功能。但是这种锁相环

    2024年02月15日
    浏览(35)
  • 电能变换--锁相环

    锁相环,顾名思义,基本功能是实现交流信号相位的跟踪和锁定。在交流变换器中,为了实现变换器有功功率和无功功率的输出的可控,需要实时获取交流侧的电压相位信息。锁相环的性能也是直接影响到变换器的稳定性。 从实现方式上,分为软件锁相环和硬件锁相环,从应

    2024年02月13日
    浏览(33)
  • PLL锁相环知识

    锁相环,即是一种实现将输入的频率fin放大成所需要的频率fout的结构,例如我们IC中的晶振只能达到100M,但是工作的clock需要500M,这个时候就可以利用PLL实现频率的增大(倍频)。是IC中很重要的一个部分。PLL可用于Reduce EMI。 锁相环的结构如图所示,主要由3个部分组成:

    2023年04月09日
    浏览(24)
  • ZYNQ——锁相环(PLL)实验

    ZYNQ开发板上只有一个50MHz的时钟输入,如果要用到其他频率的时钟,就需要通过FPGA芯片内部集成的PLL(Phase Locked Loop,锁相环)来分频或者倍频实现。 一个复杂的系统往往需要多个不同频率、不同相位的时钟信号,所以FPGA芯片中的PLL的数量也是衡量FPGA芯片性能的重要指标。在

    2024年02月10日
    浏览(48)
  • 1.12 锁相环基础知识

    锁相环(PLL)电路存在于各种高频应用中,从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO),以及矢量网络分析仪(VNA)中的超快开关频率合成器。 锁相环是一种 反馈系统 ,其中电压控制振荡器和相位比较器相互连接,使得振荡器频率(相位)可以准确跟踪施加的频率

    2024年02月07日
    浏览(26)
  • FPGA学习笔记(三):PLL 锁相环

    在 FPGA 芯片内部集成了 PLL(phase-locked loop,锁相环) ,可以倍频分频,产生其它时钟类型。PLL 是 FPGA 中的重要资源,因为一个复杂的 FPGA 系统需要不同频率、相位的时钟信号,一个 FPGA 芯片中 PLL 的数量是衡量 FPGA 芯片能力的重要指标。 Ultrascale+ 系列的 FPGA 使用了专用的全局

    2024年02月13日
    浏览(31)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包