软件使用错误（警告）记录（持续更新）-Toy模板网

这篇具有很好参考价值的文章主要介绍了软件使用错误（警告）记录（持续更新）。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

本博客用以记录在软件使用过程中所遇到的错误和关键性的警告，以及这些警告和错误的解决方法，方便日后查看以及能为其他遇到同样问题的人提供一个可能的解决方法。需要注意的是，此处记录的方法是根据本人遇到的问题记录的，所以在解决自己遇到的问题的时候需根据实际情况修改，解决方式一不一定正确。本文会持续更新，欢迎遇到同样问题的朋友一起交流或是提供解决办法。
注：时间长了可能内容有点多，可以在此界面使用快捷键 Ctrl+F搜索关键词。

一、Vivado

1 [IP_Flow 19-3153] Bus Interface ‘clk’: ASSOCIATED_BUSIF bus parameter is missing.
错误原因：自定义IP核的时候，clk这个信号没有 ASSOCIATED_BUSIF 这个属性
解决办法：添加对应属性
参考：链接
软件使用错误（警告）记录（持续更新）

2.[IP_Flow 19-3157] Bus Interface ‘rst_n’: Bus parameter POLARITY is ACTIVE_LOW but port ‘rst_n’ is not *resetn - please double check the POLARITY setting.
错误(警告)原因：信号 rst_n 设置为低有效，但是没有连接到 aresetn 。这是由于IP核打包器在设计中推断出了时钟端口或是复位端口，端口名字应该为resetn/aresetn类似，但我的命名为rst_n
解决办法：，在.v文件里(源文件)修改端口名字为aresetn即可。

3.mig IP核出现 device_temp_i[11:0]
错误(警告)原因：严格来说不算错误，mig IP核在使用的使用没有使能XDC
解决办法：使能XDC就好了
参考：Xilinx官网

4.[BD 41-1356] Slave segment </mig_7series_0/memmap/memaddr> is not assigned into address space </sirv_gnrl_icb2axi_0/o_axi>. Please use Address Editor to either assign or exclude it.
错误(警告)原因：在使用AXI接口的时候分配
解决办法：在Address Editor给使用到的AXI接口分配地址空间
软件使用错误（警告）记录（持续更新）

5.[Runs 36-527] DCP does not exist: c:/Users/NightVoyager/AppData/Roaming/Xilinx/Vivado/.Xil/Vivado-18748-DESKTOP-GU4F0FG/coregen/design_1_mig_7series_0_2/design_1_mig_7series_0_2.dcp

一加这个信号就报错
愚蠢的错误，probe2没有连接。。。。
软件使用错误（警告）记录（持续更新）

6.[Place 30-574] Poor placement for routing between an IO pin and BUFG. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file to demote this message to a WARNING. However, the use of this override is highly discouraged. These examples can be used directly in the .xdc file to override this clock rule. < set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets TestV1_i/e203_0/inst/IOBUF_jtag_TCK/O] >
TestV1_i/e203_0/inst/IOBUF_jtag_TCK/IBUF (IBUF.O) is locked to IOB_X0Y240
and TestV1_i/e203_0/inst/dut_io_pads_jtag_TCK_i_ival_BUFG_inst (BUFG.I) is provisionally placed by clockplacer on BUFGCTRL_X0Y31

解决方法：按照提示在约束文件里面添加相应约束即可。
软件使用错误（警告）记录（持续更新）

7.[Vivado 12-4739] create_clock:No valid object(s) found for ‘-objects [get_ports CLK50MHZ]’. [“C:/Users/NightVoyager/Desktop/e203ex/fpga/ddr200t/obj/ip/BDTESTV1/TestV1/TestV1.xdc”:9]
警告描述：提示没有找到 CLK50MHZ 这个管脚。但是在顶层文件里面确实声明了这个管脚，名字一样(顶层文件输入到TESTV1，TESTV1是用BD生成的，这个时钟用于输入到MMCP产生两路低速时钟)
解决办法：尝试将net同时修改为不同的名字
结果：成功解决

(奇葩的BUG)
将原来的
input CLK50MHz; //(顶层文件)

set_property -dict {PACKAGE_PIN G22 IOSTANDARD LVCMOS33} [get_ports CLK50MHz]
create_clock -period 20.000 -name sys_clk_pin -waveform {0.000 10.000} -add [get_ports CLK50MHz] //(约束文件)
改为
input clk_50MHz; //(顶层文件)

set_property -dict {PACKAGE_PIN G22 IOSTANDARD LVCMOS33} [get_ports clk_50MHz]
create_clock -period 20.000 -name sys_clk_pin -waveform {0.000 10.000} -add [get_ports clk_50MHz]

8.Cannot debug net ‘DDR3_addr[0]’; it is not accessible from the fabric routing.
错误(警告)描述：在给DDR输出管脚设置成(mark debug)(使用ILA抓取DDR的输出管脚的波形)的时候报错，提示不可以设置成debug管脚。
解决办法：暂未找到

二、ModelSim

1 Iteration limit reached at time 660 ns
问题描述：在660ns的时候，超出了迭代限制（5000次），问题出在在做浮点加法器的仿真的时候，考虑不周全，当出现0+0的情况是，状态一直锁定在MOVE
解决办法：检查修改代码，若是代码没问题可以增加迭代次数在做尝试。
出问题的代码：
软件使用错误（警告）记录（持续更新）
修改 Interation Limit的值。

三、WSL

1.WSL2启动时提示：参考的对象类型不支持尝试的操作
问题描述：在安装WSL然后其自动安装Ubuntu的时候，在创建用户要求输入用户名时报错 参考的对象类型不支持的操作
问题原因：某些加速器，VPN的socket端口与WSL的端口有冲突导致
解决方法：参考博客参考的对象类型不支持尝试的操作文章来源地址https://www.toymoban.com/news/detail-404272.html

到了这里，关于软件使用错误（警告）记录（持续更新）的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！