零基础学FPGA(七):Altera FPGA管脚简述

这篇具有很好参考价值的文章主要介绍了零基础学FPGA(七):Altera FPGA管脚简述。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

日常·唠嗑

    同上一篇文章术语:Xilinx及Altera FPGA 配置名词区分,本篇文章也是短文,简述Altera FPGA芯片的管脚,供FPGA同行快速查阅信息。如果需要细入研究,可以网上检索看看,文章很多,写的也很详细。也可以参考官方配置文档(其实网上很多文章都是翻译官方文档,要想深入研究建议多看官方文档)

1、配置管脚

Pin 简述
MSEL[2:0] 用于选择配置模式,比如AS、PS等
DATA0 FPGA串行数据输入,连接到配置器件的串行数据输出管脚
DCLK FPGA串行时钟输出,为配置器件提供串行时钟
nCSO (I/O)FPGA片选信号输出,连接到配置器件的nCS管脚
ASDO (I/O)FPGA串行数据输出,连接到配置器件的ASDI管脚
nCEO 下载链期间始能输出。在一条下载链中,当第一个器件配置完成后,此信号将始能下一个器件开始进行配置。下载链上最后一个器件的nCEO悬空
nCE 下载链器件始能输入,连接到上一个器件的nCEO,下载链的最后一个器件nCE接地
nCNFIG 用户模式配置起始信号
nSTATUS 配置状态信号
CONF_DONE 配置结束信号
Pin 简述
INIT_DONE 该引脚使能后,从低到高的跳跃表示FPGA已进入用户模式。如果该引脚使能,则配置完成后不能作为I/O使用
CLKUSR 当(CLKUSR)选项打开时,该引脚只能用作用户提供的初始化时钟输入引脚
CRC_ERROR 当选择错误CRC电路时,此引脚用作CRC_ERROR引脚,如果不使用,则默认为 I/O
DEV_CLRn 如果选择了(DEV_CLRn)函数,该引脚被设置为低电平以清除所有寄存器。也可用作 I/O
DEV_OE 可以用作I/o全局使能引脚,如果这个引脚低,所有I/ OS进入三种状态,也可以用作 I/O

2、电源管脚

Pin 简述
VCCINT 内核电压。130nm为1.5V,90nm为1.2V
VCCIO 端口电压。一般为3.3V,还可以支持多种电压,5V、1.8V、1.5V
VREF 参考电压
GND 信号地

这里做个简单描述
FPGA通常需要两个电压才能运行:一个是“核心电压”,另一个是“IO电压”。每个电压通过独立的电源引脚来提供。

内核电压(这里简称VCCINT)是用来给FPGA内部的逻辑门和触发器上的电压。该电压随着FPGA的发展从5v、3.3v、2.5v、1.8v、1.5v变的越来越低。核心电压是固定的。(根据所用FPGA的模式来确定)。IO电压(简称VCCIO)是用于FPGA的IO模块(同IO引脚)上的电压。该电压应该与其它连接到FPGA上的器件的电压匹配。

实际上,FPGA器件本身是允许VCCINT和VCCIO相同的(比如VCCINT和VCCIO两种引脚可以被连接在一起)。但是FPGA设计是面向低电压内核和高电压IO的,所以两种电压一般是不相同的。

命名

内部电压Xilinx简称VCC,Altera简称VCCINT;IO电压Xilinx简称VCCO,而Altera简称VCCIO。

3、时钟管脚

Pin 简述
VCC_PLL PLL管脚电压,直接连VCCIO
VCCA_PLL PLL模拟电压,截止通过滤波器接到VCCINT上
GNDA_PLL PLL模拟地
GNDD_PLL PLL数字地
CLK[n] PLL时钟输入
PLL[n]_OUT PLL时钟输出

4、特殊管脚

Pin 简述
VCCPD 用于寻则驱动
VCCSEL 用于控制配置管脚和PLL相关的输入缓冲电压
PROSEL 上电复位选项
NIOPULLUP 用于控制配置时所使用的用户I/O的内部上拉电阻是否工作
TEMPDIODEN 用于关联温度敏感二极管

5、Altera 芯片管脚

给两个图,供读者参考。
零基础学FPGA(七):Altera FPGA管脚简述

零基础学FPGA(七):Altera FPGA管脚简述

参考文献:
geekite:FPGA芯片管脚解释
cl1217982730:FPGA的引脚VCCINT 、VCCIO VCCA文章来源地址https://www.toymoban.com/news/detail-407184.html

到了这里,关于零基础学FPGA(七):Altera FPGA管脚简述的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • MCU软核 1. Altera FPGA上运行8051

    - Quartus 13 - EP4CE6E22开发板 - keil c51  - ag10kl144h(本工程兼容AGM) 下载8051源码:https://www.oreganosystems.at/products/ip-cores/8051-ip-core File -- New Project Wizard 位置:E:WorkspacesQuartusEP4CE6_Coremc8051_hello 名字:mc8051_hello next - next 选择芯片 EP4CE6E22C6 Simulation     None     None mc8051顶层文件样

    2024年02月08日
    浏览(37)
  • 【 FPGA 封装设计资源 】 Xilinx vs Altera

    PACKAGE 一般在doc nav搜索,同样也可以在官网;检索“*pkg-pinout.” 比如vu9p: ug575-ultrascale-pkg-pinout.pdf 原理库文件 Package Files Portal 举例: 先选封装; 再选器件 二维交叉检索后,在右击另存即可。《xczu48drffvg1517pkg.txt》。 PACKAGE 蓝厂、Altrea package 下载地址 库文件 Mentor Gra

    2024年01月15日
    浏览(38)
  • FPGA_学习_05_管脚约束

    前言:就初学管脚约束相关知识而言,内容还不足以构成饱满的文章。 但管脚约束是一个独立的内容,它是值得有一篇单独的博客的。若后续学习了管脚约束新的知识,则进一步扩充本篇博客内容。 Vivado的管脚约束文件用XDC 编写的,下面介绍XDC基础语法,普通IO口只需约束

    2024年02月16日
    浏览(36)
  • 明德扬FPGA至简设计原理与应用 第一篇 FPGA基础知识 第一章 FPGA简介

    FPGA 的全称为 Field-Programmable Gate Array, 即现场可编程门阵列。FPGA 就是一个可以“改变”内部结构的芯片,而让这个芯片来实现怎样的功能,就需要通过编程即设计HDL,经过 EDA工具编译、综合、布局布线成后转换为可烧录的文件,最终加载到 FPGA 器件中去,改变 FPGA 内部的连

    2024年01月16日
    浏览(72)
  • Altera FPGA 储存单元IP核之RAM、FIFO

         只读存储器,系统上电后数据就被写入ROM,运行过程中只能从ROM中读取数据,而不能改变ROM中的数值。      随机存取储存器,可以随时把数据写入任一指定地址的储存单元,也可以随时从任一指定地址中读取数据。其读写速度是由时钟频率决定的。RAM主要用来存放程

    2023年04月08日
    浏览(42)
  • Quartus II Altera FPGA设置默认打开工程文件路径

    刚用Quartus II没多久,每次打开工程,Quartus II都是打开Quartus II默认打开工程文件路径,不是自已存放工程的文件路径,网上搜设置方法,教程很少,现在把我找到的方法分享给大家。 1:打开软件,在软件菜单栏选择“Tools”,如下图所示: 2:展开“Tools”菜单栏,选择“optio

    2024年02月07日
    浏览(59)
  • FPGA时序约束(二)利用Quartus18对Altera进行时序约束

    FPGA时序约束(一)基本概念入门及简单语法 最近由于不懂时序约束,在高速信号采集上面吃了很多亏,不知道系统工作异常的原因是什么。记录一下查到的资料,有些许自己的理解,可能有误。(主要是小梅哥及《FPGA时序约束与分析(吴厚航)》) 在程序编译之后,会出现

    2024年02月05日
    浏览(42)
  • 【Intel/Altera】 全系列FPGA最新汇总说明,持续更新中

            2023年11月14日英特尔 FPGA中国技术日, Intel刚发布了新的FPGA系列 ,官网信息太多,我这里结合以前的信息, 简单汇总更新一下,方便大家快速了解Intel/Altera FPGA家族。   目录 前言 Altera和Intel 型号汇总 1. Agilex 系列 1.1英特尔® Agilex™ 7 FPGA 和 SoC FPGA 1.2英特尔® Ag

    2024年02月04日
    浏览(53)
  • 【Xilinx FPGA】DDR3 MIG 时钟管脚分配

    之前在验证 FPGA 板卡的芯片管脚时,所用的测试工程使用内部 PLL 生成的时钟作为 DDR3 的参考时钟。后来尝试将参考时钟改为外部 100M 晶振时钟,发现 MIG IP 配置工具找不到相应管脚,于是学习并梳理了 Xilinx DDR3 MIG IP 时钟管脚的分配规则,在这里做个记录。   目录 1 MIG 时钟

    2024年02月06日
    浏览(46)
  • Xilinx FPGA管脚约束语法规则(UCF和XDC文件)

    本文介绍ISE和Vivado管脚约束的语句使用,仅仅是管脚和电平状态指定,不包括时钟约束等其他语法。 ISE使用UCF文件格式,Vivado使用XDC文件,Vivado中的MIG_DDR管脚也是使用的UCF文件。 1. ISE环境(UCF文件) ISE开发环境可以使用图形化分配界面PlanAhead工具,本文介绍手动编写约束语

    2024年02月05日
    浏览(46)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包