vivado 如何添加时序约束

这篇具有很好参考价值的文章主要介绍了vivado 如何添加时序约束。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

一个 FPGA 设计除了管脚分配以外,还有一个重要的约束,那就是时序约束,这里通过向
导方式演示如果进行一个时序约束

  1. 点击“Run Synthesis”开始综合
    vivado 如何添加时序约束
  2. 弹出对话框点击“OK”
    vivado 如何添加时序约束
  3. 综合完成以后点击“Cancel”

vivado 如何添加时序约束
4) 点击“Constraints Wizard”
vivado 如何添加时序约束
5) 在弹出的窗口中点击“Next”
vivado 如何添加时序约束
6) 时序约束向导分析出设计中的时钟,这里把“sys_clk”频率设置为 50Mhz,然后点击
“Skip to Finish”结束时序约束向导。
vivado 如何添加时序约束
7) 弹出的窗口中点击“OK”
8) 点击“Finish”
9) 这个时候top.xdc 文件已经更新,点击“Reload”重新加载文件,并保存文件文章来源地址https://www.toymoban.com/news/detail-409683.html

set_property PACKAGE_PIN U18 [get_ports sys_clk]
set_property IOSTANDARD LVCMOS33 [get_ports sys_clk]


set_property PACKAGE_PIN J16 [get_ports rst_n]
set_property IOSTANDARD LVCMOS33 [get_ports rst_n]


#时序约束
create_clock -period 20.000 -name sys_clk -waveform {0.000 10.000} [get_ports sys_clk]

到了这里,关于vivado 如何添加时序约束的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

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