基于FPGA的时间数字转换(TDC)设计(三:多相位验证)

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1.多相位TDC计时测试

以下为多相位TDC计时的测试。图1为多相位TDC计时的测试框图,利用信号发生器,产生两路同相位、具有固定延时的脉冲信号,一路作为Start信号,另外一路作为Stop信号。由于分辨率为312.5ps,因此以312.5ps为步进,对Stop信号进行延时,扫描一个周期,通过UART接口传输给上位机软件,通过Matlab进行分析。图2为整个硬件实物图,由XC7A35T核心板和底板组成,输入的两路信号Start、Stop通过IPEX接口,连接至FPGA IO口。FPGA板卡采用上海卫红实业公司生产的XC7A35T核心板,表1为板卡详细参数。

基于FPGA的时间数字转换(TDC)设计(三:多相位验证)

 图1 多相位TDC计时测试框图

基于FPGA的时间数字转换(TDC)设计(三:多相位验证)

图2 XC7A35T核心板+底板实物图

表1:XC7A35T核心板详细参数文章来源地址https://www.toymoban.com/news/detail-410334.html

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