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上一节分享了在使用 Design entry CIS过程中怎么由一个元器件一步步画出整个原理图。画好原理图之后我们就要开始导出网表了，目的是给我们画PCB的软件Allegro输出网表文件，这个过程可以比喻一下，画好的原理图相当于你做菜时脑海里构思的菜谱，我们现在要把需要的食材（
PCB的层次结构 上一篇讲了画一个简单的芯片的QFN24封装的引脚放置问题，这一篇我先分享一下PCB的层次结构，这也是初学者画PCB时比较头疼的抽象问题，我们先从比较简单的双层板开始，我们虽简单的板子就是双层板，想一个三明治一样，先是中间厚厚的材料是环氧树脂，常
Allegro PCB Designer 17.4-2019 Setup User Preferences... File_management Output_dir ads_sdart Value : Gerber-PRO_NAME_HW_VER Gerber-PRO_NAME_HW_VER 文件夹与 *.brd 处于同一目录下 Apply OK Display Status DRCs and Backdrills Update DRC 结果显示全部为绿色方可进行下一步 若结果不全是绿色，按照 DRC排查 步骤，找出并清除
单位换算：1mil = 0.0254mm，1mm约等于39.37mil，mil单位较小，我们一般保留2位小数即可。 制作过孔Via流程如下： 在 Hole type 下拉框中选择钻孔的类型。 有如下三种选择： Circle Drill： 圆形钻孔； Oval Slot： 椭圆形孔； Rectangle Slot： 矩形孔。 在 Plating 中可选择孔的属性
WARNING(ORCAP-1600): Net has fewer than two connections XXX WARNING(ORCAP-1611): Two nets in same schematic have the same name, but there is no off-page connector XXX WARNING(ORCAP-36006): Part Name “EL3H7-G_4PIN_SOP-4_L4_4-W2_8-P1_27-LS7_0-TL_EL3H7-G_4PIN” is renamed to “EL3H7-G_4PIN_SOP-4_L4_4-W2_8-P1”. ERROR(SPMHGE-82): Pin numbers do not match be
Cadence 版本 17.4 AD 版本 AD22 第一步：在Altium Designer 22 软件中找到 Allegro2Altium.bat 和 AllegroExportViews.txt 文件，（对于AD22 在 安装目录……AltiumAD22System）copy 到一个新建的文件夹。 第二步：在cadence安装目录下找到 extracta.exe文件的路径，（对于Cadence 17.4在 安装目录……SP
在铺铜前一般要先放置禁止铺铜区域，以规定铺铜的范围，一般禁止铺铜区域分为Rout Keepin和Rout Keepout两种类型，Rout Keepin是在区域外禁止铺铜，Rout Keepout是在区域内禁止铺铜。 Setup---Areas---Route Keepin: 点击了Rout Keepin后默认是以多边形来绘制，可以在工具栏中切换要绘制的形
无盘设计 1.因为过孔具有电容效应，无盘设计能最大限度保证阻抗连续性，从而减小反射与插损； 2.减缓走线压力，降低产品成本与风险； SetupConstraintsModelSpacing Models勾选Hole to line SetupUnused Pads Suppression 光绘钻孔层注明无盘设计:Non-functional pads on internal signal layer
光绘文件用于生产制造。 检查铺铜是正片还是负片，以及生产文件的格式 检查层叠的厚度，结构，正负片 DRC检查必须全部为0。 （1）、钻孔参数设置 一般保持默认即可，点击close后会自动生成nc_param.txt参数文件 （2）、生
背景：使用过Cadence画PCB的小伙伴，就知道操作起来对新手来说，就非常不友好了哟！ 一些软件的通用习惯的快捷键，比如：复制/粘贴，CTRL+C/CTRL+V。它是需要单独设置的，才能生效起作用。 电脑系统：win10 64位 软件版本：Cadence 16.6（算是经典版本） 一、找到有关快捷键配置
