数字后端——时序验证

这篇具有很好参考价值的文章主要介绍了数字后端——时序验证。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

        时序验证则是采用时序分析等方法验证设计是否满足时序收敛,这些时序检验工作包括反向标定(back-annotation)、时序与功耗的检验、时序与信号完整性的检验和当代低功耗纳米先进设计中的“多模式多端角”(MMMC,multi-mode multi-comer)检验。

一、反向标定

        在RTL编码完成后,通过仿真验证并满足设计指标的RTL网表再由综合工具产生门级网表。检查门级网表时序的目前更准确的方法可以用PLE(即物理布图参数,用来取代传统的WLM或综合时产生的延时预估SDF文件),当完成布图布线后,进行动态仿真(simulation)验证则由最终布线后产生的SDF完成。这种用SDF作动态仿真验证的方法就称为反向标定(back-annotation)

        为了获得准确的仿真结果,我们需要提供以下影响时序的参数:①驱动能力;②互连线参数;③总负载;④环境因素,即工艺温度电压PTV条件

        用SDF文件去做时序仿真的详细方法已经非常成熟⑴。时序库liberty的三种PTV条件(最slow或最坏worst,典型typical或normal正常,最快fast或best最佳),而典型的仿真器却只能在一种PTV条件下进行单次仿真。这样,我们需要分别输入最慢的SDF对最快的时钟信号做建立(时间)setup 检查,然后再输入最快的SDF对最慢的时钟信号做保持(时间)hold检查。目前的静态时序分析工具和硬件描述语言HDL—样,它会同时读入三种PTV条件的时序库liberty文档并同时进行设计分析。有人认为,应用HDL单次仿真的结果与同时实现三种PTV条件仿真相比,它的准确性可能会稍差一些,但尚无实验数据来证实这一点。

二、时序与功耗、信号完整性检验

        电源网络设计和功耗分析是两项相互紧密关联的工作,可以统一称为功耗分析。工程应用中,前者在做电源预算规划时要为芯片的供电提供可靠的保障,后者在做功耗分析时则对其规划方案的最终结果进行检查并分析。

        在做时序分析时,我们需要确定功耗分析的结果不仅符合电源预算规划,更重要的是要保证不会对时序产生违例影响。如果在设计循环过程中,布局布线方案经过多次修改或流程顺序的改动,在芯片设计的最终验证与签核时,必须再次检查和确定电源网络设计和电压降分析的结果、功耗的结果不仅符合电源预算,还要符合时序的要求。

        的低功耗设计中,由于多电源多电压MSMV的应用和电源关断技术PSO的引入,以及动态电压与频率调节技术在物理中的实施,都会使得功耗分析的工作量增加,复杂性增大。由于芯片中的温度效应也会对功耗泄漏、信号完整性和时序发生影响,需要由热力学引擎单独进行“温度意识(temperature-aware)”分析。这些额外因素在引用电源网络分析结果做时序分析时都是要倍加关注,并要仔细检验达到标准。随着SSTA(统计STA)的发展,电压和温度波动引起的统计误差计算分析也将成为一个重要的任务

        在进入深亚微米的设计阶段早期,信号完整性SI分析是独立完成的。后来的经验表明,合理的分析方法则是将它和时序分析一起进行

        在低功耗设计中信号完整性同样带来了分析方法的新的复杂性。由于多电源多电压MSMV和多阈值器件MTCMOS的应用,以及电平转换单元(level shifter)的添加,都会给SI分析带来不同的结果。这时,由于在不同电压和阈值条件下进行噪声分析,需要调用不同的晶体管级的仿真模型来进行信号串扰的计算,并进一步分析对时序的作用。

        在65nm或以下的设计中,对于S I分析目前采用坏时序条件做分析,这时或许会带来过于悲观的结果。因此,应用中还会结合SI和电压降的数据,对关键路径进行仿真分析,以进一步过滤悲观误差数据,提高分析结果的准确性和可靠性。

        综合大量SoC芯片设计过程,通过低功耗和纳米技术的实现,在最终验证与签核时,要根据功耗分析和电压降分析的合格结果,然后再结合信号完整性做最终MMMC时序分析。

三、MMMC时序验证

        对于65mn以下的设计,"多模式多端角”MMMC分析方法的使用已经逐渐变成了时序验证的一项基本要求,并且已经用于实际芯片产品设计中。使用MMMC时序验证的关键是建立或提供多模式多端角数据并将它们进行合理地组合,进而对芯片设计进行相应的时序分析。

        MMMC中最主要的模式是集成电路设计的功能要求,即标准时序约束模式,其他模式还有扫描模式、自检BIST模式、DVFS模式等。多端角包括了半导体器件条件(不同PTV的时序库)与RC条件(参数提取和derating)

1、单模式单端角

        在做基本时序分析时,它是以单模式单端角(SMSC,single-mode single-corner)条件为例的。除了最基本的建立时间(setup )和保持时间(hold)外,时序分析还包括时序特例(exceptions)、虚假(false)时序路径、多周期(multicycle)时序路径、时间借用(time borrowing),以及时钟门控中的信号选择定义条件等。单模式单端角时序分析的内容是构成MMMC分析的前提和基础。单模式单端角通常还会用于芯片设计早期或原型(proto-typing)设计过程中,这时可采用典型(typical)时序库条件,如逻辑综合就是一例。

        在MMMC的应用环境里,EDA工具能够同时读入多种模式或多种时序约束文件、多种时序库文件和多种电阻电容文件。当选定了一种模式和一种端角后,这时的工具环境会提供一种相应的视图来方便地显示分析状况和结果。

2、两个时序库或两个端角

        在大多数设计中,我们用两个时序库或两个端角,即用最佳/最差时序库BC/WC(best case/worst case )进行静态时序分析。实际应用多见于130nm以上的工艺,例如采用8in裸片,它们往往不特意强调低功耗,芯片设计可以是短期使用的消费类电子产品。

数字后端——时序验证

3、RC端角

        我们知道在做提取时,是根据代工厂提供的多种PTV和工艺条件去产生多种电阻电容文件,或简称电容表格(cap table)文件。当布线完成后,根据时序数据结果,还可以用电阻和电容标定因子(scaling factor)进行相应的标定。在以上条件下产生的每一个电容表格文件,我们定义它为一个RC端角。如:

  • 定义cbest代表最佳电容数据;
  • 定义cworst代表最差电容数据;
  • 定义rcbest代表最差电阻电容数据;
  • 定义rcworst代表最佳电阻电容数据;
  • 定义typical代表典型电阻电容数据。

        在MMMC时序分析中,模式和端角的组合选择是关键。例如,假设分别给定3种模式的时序约束条件,3种时序库端角文件,4种RC端角文件,完整地将它们结合起来共有36种组合,问题是如何最佳地将它们组合去检验并减少运行次数。文章来源地址https://www.toymoban.com/news/detail-420117.html

到了这里,关于数字后端——时序验证的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • 【Spring Boot】请求参数传json对象,后端采用(pojo)CRUD案例(102)

    请求参数传json对象,后端采用(pojo)接收的前提条件: 1.pom.xml文件加入坐标依赖:jackson-databind 2.Spring Boot 的启动类加注解:@EnableWebMvc 3.Spring Boot 的Controller接受参数采用:@RequestBody 4.postman入参采用json格式 1.pom.xml文件加入坐标: 2.Spring Boot 启动类:加注解:@EnableWebMvc POJO类

    2024年02月14日
    浏览(42)
  • 二、搭建MyBatis采用xml方式,验证CRUD(增删改查操作)

    IDE :idea 2021.1 构建工具 :maven 3.8.4 MySQL版本 :MySQL 5.7.40 MyBatis版本 :MyBatis 3.5.7 数据库表: 项目初始目录 引入依赖 com/mybatis/entity/User.java 习惯上命名为mybatis-config.xml ,这个文件名仅仅只是建议,并非强制要求。将来整合Spring 之后,这个配置文件可以省略,所以大家操作时

    2024年02月01日
    浏览(46)
  • 数字交换奇数在前,偶数在后采用C语言形式

    这个交换中一个特殊情况就是,如果输入的数都是奇数或者偶数的情况下,哪么要考虑栈溢出问题,所以while循环中还要上(leftright)

    2024年02月16日
    浏览(45)
  • 组合逻辑、时序逻辑的适用场合、数字逻辑电路的时序分析

    组合逻辑: 组合逻辑是一类逻辑电路,其输出仅仅取决于当前的输入信号状态,而不考虑过去的信号状态。 组合逻辑电路的输出完全由输入决定,没有时钟信号的概念,因此输出是输入的函数。 例子包括逻辑门(AND、OR、NOT等)和其他不带存储元件(如触发器)的电路。 时

    2024年02月03日
    浏览(44)
  • 数字电路09-同步时序电路

    输出不仅取决于当前的输入,还取决于电路原来的状态,具备这种特点的电路称为时序逻辑电路,简称时序电路 时序电路有2个显著特点 第一,常常包含存储电路和组合电路 第二,存储电路的输出一般反馈到组合电路的输入,共同决定组合电路的输出 时序电路框图普遍形式

    2024年02月10日
    浏览(34)
  • 时序逻辑电路二——数字逻辑实验

    (1)熟悉计数器的逻辑功能及特性 (2)掌握计数器的应用 (3)掌握时序逻辑电路的分析和设计方法 集成4位计数器74LS161(74LS160)简介 74LS161是4位二进制计数器,74LS160是十进制计数器。74LS161和74LS160芯片引脚排列相同。 (1)异步清零功能 当CLR=0时,无论其他输入端状态如何(

    2024年02月10日
    浏览(46)
  • 时序逻辑电路一——数字逻辑实验

    (1)熟悉触发器的逻辑功能及特性。 (2)掌握集成D和JK触发器的应用。 (3)掌握时序逻辑电路的分析和设计方法。 用D触发器(74LS74)组成二分频器、四分频器 74LS74是双D触发器(上升沿触发的D触发器),其管脚图和功能表如下: 每个74LS74芯片有两个D触发器,每个D触发器

    2024年02月06日
    浏览(41)
  • bupt数字逻辑时序逻辑实验

    实验一 序列检测器 实验内容 设计一个序列检测器检测序列1110010。 设计思路 每输入一个序列1110010则会在输出端输出一个1,其余时间为0。 首先写出状态转移图,再利用case语句,根据状态转移图写出状态的转移及输出。 检测序列为七位,所以可以设状态机状态数为8个; 输

    2024年02月09日
    浏览(59)
  • 【数字IC基础】时序违例的修复

    基本思路是减少数据线的延时、减少 Launch clock line 的延时、增加capture clock line的delay 加强约束,重新进行综合 ,对违规的路径进行进一步的优化,但是一般效果可能不是很明显降低时钟的频率,但是这个一般是在项目最初的时候决定的,这个时候很难再改变 拆分组合逻辑,

    2024年02月14日
    浏览(45)
  • 到底是前端验证还是后端验证

          软件应用研发中, 前端验证还是后端验证这是意识与认知问题。鉴于某些入门同学还不清楚,我们再来看下: 一.  从软件行业来自国外 Q: 前端验证和后端验证都是对同一个数据的验证,有什么区别? A: 二者的目的不同: 前端验证是为了提供更好的用户体验; 后端

    2024年02月04日
    浏览(55)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包