Quartus 18.1 PD平台封装IP核

10月前作者：吨吨吨2333 分类：Toy博客阅读(90) 违法举报

这篇具有很好参考价值的文章主要介绍了Quartus 18.1 PD平台封装IP核。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

首先打开quartus中的PD平台，点击左上角file，选择new component

Quartus 18.1 PD平台封装IP核

填写ip核名称，以及展示名称

Quartus 18.1 PD平台封装IP核

点击file选项卡，然后在文件夹中选择我们需要的封装的文件

Quartus 18.1 PD平台封装IP核

然后点击编译分析文件

Quartus 18.1 PD平台封装IP核

然后点signal&interfaces选项卡

Quartus 18.1 PD平台封装IP核

将as里的信号拉入avalon选项中，同时移除as选项

Quartus 18.1 PD平台封装IP核

点击add interface，添加reset input端口，同时将rst_n拉到reset input端口中，在右边选项卡中，single type选择为rst_n

Quartus 18.1 PD平台封装IP核

点击add interface，添加conduit端口，同时将输出端口，o_pwm拉到conduit端口中，在右边选项卡中，single type选择为reg

Quartus 18.1 PD平台封装IP核

Quartus 18.1 PD平台封装IP核

针对下面问题框中的问题

Quartus 18.1 PD平台封装IP核

第一条：Error: avalon_slave_0: Cannot have both write and writebyteenable (only one is allowed)

解决办法：在avalon_slave选项中，点击as_write_data选项，右方选项卡中，signal type改为writedata

Quartus 18.1 PD平台封装IP核

第三个问题：Error: avalon_slave_0: Interface must have an associated reset

解决办法：点击avalon_slave选项，右方选项卡中，将associated Reset改到reset_slink

Quartus 18.1 PD平台封装IP核

直到描述框中显示

Quartus 18.1 PD平台封装IP核

代表我们配置完成，然后点击finish

Quartus 18.1 PD平台封装IP核

ip核调用框出现我们封装好的ip，就代表我们封装完成，这个时候我们就可以像正常ip核一样，对他进行调用即可，详情参照“SOC添加外设（添加按键和点灯）”

Quartus 18.1 PD平台封装IP核文章来源地址https://www.toymoban.com/news/detail-439178.html

到了这里，关于Quartus 18.1 PD平台封装IP核的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：如若内容造成侵权/违法违规/事实不符，请点击违法举报进行投诉反馈，一经查实，立即删除！

分享到：

领支付宝红包赞助服务器费用

Quartus Prime Standard 18.1下载安装流程

注意：安装过程退出杀毒软件，安装路径不能有中文字符，尽量不要放在C盘 1、打开网盘，下载. 2、右键管理员启动QuartusSetup-18.1.0.625-windows.exe 3、之后稍等几秒钟，会出现安装界面 4、 5、 6、 7、 8、后面就一直下一步到结束就行了自此，安装完成启动 Quartus Prime Standard 软件

2024年02月07日
浏览(58)
Quartus II 18.1的下载安装和注册

本文章主要教学Quartus II 18.1安装教学以及使用方法的介绍说明。进入Quartus官网：点击下载Windows版：选择所需要的软件版本：(推荐使用18.1版本的) 下载Quartus软件包和ModelSim组件包：下载器件库文件：(一般选择Cyclone4、5) 完成上述下载操作后点击如下图所示的运行文件：点

2024年02月02日
浏览(51)
【INTEL（ALTERA）】如何使用Tcl打开quartus IP自带的例程

很多INTEL（ALTERA） IP生成的时候会自带例程，如LVDS SERDES IP，在菜单Generate中可以选择生成官方例程。之后会在IP所在目录下生产【lvds_0_example_design】文件夹，但在这个文件夹中并没有FPGA工程。查看readme.txt。 This is the readme.txt file for the example design file set of the Altera LVDS SERDE

2024年01月18日
浏览(49)
Quartus中打开ModelSim遇到问题汇总

一：问题：这类问题得原因是可能是网上某些教程要求Modelsim要勾选以管理员身份运行导致的。解决方法：取消勾选以管理员身份运行。二：问题：Assignments - Settings - EDA tool Settings - tool name仿真软件没有选对。解决方法：选择相应的正确仿真软件，注意区分ModelSim和ModelS

2024年02月11日
浏览(36)
FPGA时序约束（二）利用Quartus18对Altera进行时序约束

FPGA时序约束（一）基本概念入门及简单语法最近由于不懂时序约束，在高速信号采集上面吃了很多亏，不知道系统工作异常的原因是什么。记录一下查到的资料，有些许自己的理解，可能有误。（主要是小梅哥及《FPGA时序约束与分析（吴厚航）》）在程序编译之后，会出现

2024年02月05日
浏览(44)
FPGA实现PID控制器——基于Quartus prime 18.0

目录 1. PID控制器和离散化PID控制器 1.1 PID控制器 1.1.1 P控制器 1.1.2 稳态误差和I控制器 1.1.3 超调和D控制器 1.2 离散式PID控制器——位置式PID控制器 2.PID控制系统Simulink仿真 3.Verilog代码编写和Modelsim仿真 3.1 误差计算模块和PID算法模块编写 3.1.1 误差计算模块 3.1.2 PID算法模块 3

2024年02月03日
浏览(44)
Quartus II Altera FPGA设置默认打开工程文件路径

刚用Quartus II没多久，每次打开工程，Quartus II都是打开Quartus II默认打开工程文件路径，不是自已存放工程的文件路径，网上搜设置方法，教程很少，现在把我找到的方法分享给大家。 1：打开软件，在软件菜单栏选择“Tools”,如下图所示： 2：展开“Tools”菜单栏,选择“optio

2024年02月07日
浏览(67)
quartus工具篇——fifo ip核

FPGA 中的 FIFO（First-In, First-Out）是一种常见的数据缓冲器，用于在不同的时钟域之间进行数据传输。FIFO 可以暂存一定数量的数据，并支持并行读取和写入操作，同时保持先进先出的数据顺序。 FIFO 在 FPGA 中的应用非常广泛，特别是在需要处理异步数据交换的场景中。以下是一

2024年02月07日
浏览(44)
quartus工具篇——ROM ip核

FPGA中的ROM(Read-Only Memory)是一种只读存储器,主要用来存储固化的初始化配置数据。FPGA ROM的特性主要有: 预编程初始化 - ROM在FPGA编程时就已经写入了初始值,这些值在整个工作周期保持不变。初始化配置 - ROM通常用来存储FPGA的初始配置文件或者开机激励向量。单端口访问 - R

2024年02月15日
浏览(35)
Quartus 平台 FPGA 片内 RAM 使用

本文将以 Quartus 自带的 RAM:2-PORT 为例，介绍 EP4CE6E22C8 On Chip Memory 的使用位于 On Chip Memory 下有两个 RAM IP 核分别是单端口 RAM 和双端口 RAM：单端口RAM只有一组地址线，这组地址线控制着写数据端口和读数据端口，而双端口RAM具有两组地址线，这两组地址线分别控制着写数据

2024年02月03日
浏览(42)