Xilinx FPGA PCIE接口调试-Toy模板网

这篇具有很好参考价值的文章主要介绍了Xilinx FPGA PCIE接口调试。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

关于在linxu环境下Xilinx FPGA PCIE的接口调试从中遇到了几个问题，第一个就是时钟接口的选择，还有一个就是上位机如何识别XDMA；

操作系统环境：Linux

板卡：两款开发板VC707、KCU105

上位机环境准备：从Xilinx官网下载linux环境的XDMA驱动，并编译安装好；

一、PCIE时钟接口

1. 从VC707的pcie例程中可以看到，开发板自带的金手指的时钟通过

在约束文件中set_property LOC IBUFDS_GTE2_X1Y5 [get_cells refclk_ibuf_0]规定好了通道，在TOP文件中用

IBUFDS_GTE2 refclk_ibuf_0 (.O(sys_clk_0), .ODIV2(), .I(sys_clk_p_0), .CEB(1'b0), .IB(sys_clk_n_0));

源语一次即可，这里的X1Y5是固定到了AB7、AB8管脚，如下图所示，AB7、AB8下方就是refclk，用鼠标放置在该buf上，就会显示其编号为X1Y5;

Xilinx FPGA PCIE接口调试

2.现在VC707的FMC接口引出PCIE管脚，对应的时钟约束管脚找了官方的各种手册都没有找到，后来在open systhesized design的版图中，能找到管脚对应的refclk_ibuf的编号;当管脚选择为E9,E10时，对应的refclk为X1Y10;

Xilinx FPGA PCIE接口调试

3.KCU105的时钟管脚与VC707的约束办法以及源语方式又不一样，在约束文件中可以用

set_property LOC H6 [get_ports sys_clk_p]

create_clock -name sys_clk -period 10 [get_ports sys_clk_p]

在top文件中，用下述源语描述即可；

IBUFDS_GTE3 # (.REFCLK_HROW_CK_SEL(2'b00)) refclk_ibuf (.O(sys_clk_gt), .ODIV2( sys_clk ), .I(sys_clk_p), .CEB(1'b0), .IB(sys_clk_n));

若是要换成FMC的pcie管脚，在约束文件中将对应的时钟管脚更换即可；

二、如何识别XDMA

除了要使用XDMA这个IP，上位机要识别XDMA，还需要reg_map；

文章来源地址https://www.toymoban.com/news/detail-446993.html

到了这里，关于Xilinx FPGA PCIE接口调试的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

Xilinx FPGA PCIE接口调试