1 HLS
1.1 HLS简介
HLS(High Level Synthesis)：一款高层次综合工具。
- 能够将
C/C++或者system C等高级语言转化为RTL(底层硬件描述语言)电路，降低开发时间。 - 提供了常见的库（例如图像处理相关的
OpenCv库和其
它的数学库）。 - 可以创建IP并通过例化或者使用
BlockDesign的方式应用到项目中。
转化原理：在前端将 C 语言描述进行分析，然后进行代码层面的优化（code-level transformation），再在后端把这些运算工作进行并行调度（parallelise & schedule），最后生成 RTL 语言。
使用HLS开发流程：
- 第一步C/C++层面的仿真：
首先在源文件中，添加一个顶层函数，这个函数就是我们想要将来映射到 RTL 电路中的函数，之后需要一个 C Testbench 来对这个函数功能进行验证，在算法层面，检验我们的函数是否能够正常工作。（算法层面的仿真，能够很快地就得出结果，有助于提高我们的开发效率。） - 第二步对C 代码进行综合：
综合后会根据我们的功能函数，产生相应的电路。在 C 综合阶段，HLS 会根据我们对功能函数中的一些约束（Directive），来生成不同的接口。 - 第三步C/RTL 的联合仿真：
在这一阶段，HLS 会根据我们的 C Testbench 来生成我们的 RTL 的 Testbench 并且根据我们所选择的仿真工具来进行 RTL 级的仿真。仿真完成后我们可以观察联合仿真所产生的波形。 - 第四步导出IP：
前面有提到过 HLS 相当于一个 IP 生成器，它能够将我们的高级语言的代码映射为一个 IP，我们可以根据需要将这些 IP 导出到 Vivado 的集成开发环境中，将这些算法的 IP 应用到实际的工程当中。
1.2 HLS与VHDL/Verilog
- 随着FPGA密度随着工艺几何尺寸的缩小而不断增长，设计复杂性使得继续使用传统的HDL设计流程变得越来越困难。尽管HDL语言和工具已经发展，但是设计周期仍然长得令人讨厌。为了帮助解决该问题，出现了高级综合（HLS）编译器，以使设计人员能够进入更高的抽象级别。
- HLS能自动把 C/C++ 之类的高级语言转化成 Verilog/VHDL 之类的底层硬件描述语言（RTL），生成定制硬件在 FPGA 上跑实现加速。这使得不懂硬件的软件工程师也可以拥有玩转硬件的能力。
- 为了提高设计数字硬件组件的效率，高层综合（HLS）被视为提高设计抽象水平的下一步。但是，HLS工具的结果质量（QoR）往往落后于手动寄存器传输级别（RTL）流程的质量。
- HLS 经过十数年的发展，虽然有诸如 AutoPilot、OpenCL SDK 等 FPGA HLS 商业化成功的案例出现，但距离其完全替代人工 RTL 建模还有很长的路要走。
1.3 HLS优点与局限
- 优点
- 第一，使对于软件工程，实现算法基于硬件（
ASIC或者FPGA）的计算加速。 - 第二，高层语言能促进 IP 重用的效率。
- 第三，
HLS能帮助软件和算法工程师参与、甚至主导芯片或FPGA设计。 - 第四、对于IC设计开发，从抽象的C层级进行功能设计。
- 第五、对于硬件验证，从更抽象的层次进行功能性验证，加速设计流程。
- 第一，使对于软件工程，实现算法基于硬件（
- 局限
IP library尚未全面还在不断升级，距离其完全替代人工RTL建模还有路要走。
2 环境配置
安装vivado的参考链接：
https://blog.csdn.net/qq_43279579/article/details/116849636
对于vivado的安装，就已经自动完成了HLS
3 HLS实例——Led点亮
3.1 工程创建
- 打开Vivado HLS，点击
Create New Project
- 输入相关工程信息
- 选择顶层函数，此处暂时不管
- 选择添加C仿真文件，此处可以暂时不管
- 选择器件
输入搜索选择芯片，点击ok，点击finish，完成工程创建。
3.2 添加文件
- 源文件添加
点击Source，右键后，选择New File,创建文件
led.h
#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_
#include "ap_int.h"
#define CNT_MAX 100000000
//#define CNT_MAX 100,100M时钟频率下计数一秒钟所需要的计数次数
#define FLASH_FLAG CNT_MAX-2
// typedef int led_t;
// typedef int cnt_t;
typedef ap_int<1> led_t;
typedef ap_int<32> cnt_t;
void flash_led(led_t *led_o , led_t led_i);
#endif
led.cpp
#include "led.h"
void flash_led(led_t *led_o , led_t led_i){
#pragma HLS INTERFACE ap_vld port=led_i
#pragma HLS INTERFACE ap_ovld port=led_o
cnt_t i;
for(i=0;i<CNT_MAX;i++){
if(i==FLASH_FLAG){
*led_o = ~led_i;
}
}
}
- 仿真测试文件添加
右键Test Bench，选择New File
test_led.cpp
#include "led.h"
#include <stdio.h>
int main(){
led_t led_i=0x01;
led_t led_o;
const int SHIFT_TIME = 4;
int i;
for(i=0;i<SHIFT_TIME;i++){
flash_led(&led_o , led_i);
led_i = led_o;
printf("shift_out is %d \n",(int)(led_o&0x01));
}
}
3.3 C仿真与C综合
- 点击project->project settings->synthesis->browser->选择顶层函数
- 点击project->Run C Simulation
输出01交替，表示C仿真结果正确
- 点击Solution->Run C Synthesis->Active Solution
3.4 创建Vivado工程
- 打开Vivado，选择Greate Project
- 点击Next，进行项目信息填写
- 勾选RTL Project
-
Source和约束文件添加，暂时不管，直接Next，之后选择器件
- 点击
Finish
3.5 导入HLS生成的IP核
- 生成IP核
选择Solution->Export RTL
在此处出现一个报错信息：
解决方法如下：
参考Xilinx官网的补丁及使用方法进行修改
https://support.xilinx.com/s/article/76960?language=en_US
下载 Xilinx官网支持社区给出的补丁包，解压到Xilinx安装位置，如图所示：
打开cmd，进入该目录，执行命令python y2k22_patch\patch.py：
- 导入
点击setting
选择IP->Repository,并且点击加号，选择solution，将会自动识别到IP，识别到后，点击Apply->OK
检验是否导入成功
生成IP，选中后双击
3.6 添加实验代码
- 选择
Add Sources
- 文件名称填写
代码内容：
`timescale 1ns / 1ps
module flash_led(
input wire clk ,
input wire rst_n ,
output wire led_o
);
wire rst ;//同步复位
wire ap_ready ;//当前可以接收下一次数据
reg ap_start ;//IP 开始工作
reg led_i_vld ;//输入数据有效
wire led_o_vld ;
reg led_i ;//输入的 led 信号
wire led_o_r ;
wire ap_done ;
wire ap_idle ;
reg [1:0] delay_cnt ;
assign rst = ~rst_n ;
assign led_o = led_o_r ;
//----------------delay_cnt------------------
always @(posedge clk) begin
if (rst==1'b1) begin
delay_cnt <= 'd0;
end
else if(delay_cnt[1]==1'b0) begin
delay_cnt <= delay_cnt + 1'b1;
end
end
//----------------ap_start------------------
always @(posedge clk) begin
if (rst==1'b1) begin
ap_start <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
ap_start <= 1'b1;
end
end
//----------------led_i_vld------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i_vld <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
led_i_vld <= 1'b1;
end
end
//----------------ap_i------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i <= 1'b0;
end
else if(led_o_vld==1'b1)begin
led_i <= led_o_r ;
end
end
flash_led_0 inst_flash_led (
.led_o_V_ap_vld(led_o_vld), // output wire led_o_V_ap_vld
.led_i_V_ap_vld(led_i_vld), // input wire led_i_V_ap_vld
.ap_clk(clk), // input wire ap_clk
.ap_rst(rst), // input wire ap_rst
.ap_start(ap_start), // input wire ap_start
.ap_done(ap_done), // output wire ap_done
.ap_idle(ap_idle), // output wire ap_idle
.ap_ready(ap_ready), // output wire ap_ready
.led_o_V(led_o_r), // output wire [0 : 0] led_o_V
.led_i_V(led_i) // input wire [0 : 0] led_i_V
);
endmodule
- 约束文件编写
创建约束文件
填写相关文件信息
代码内容：
##############LED define##################
set_property PACKAGE_PIN P15 [get_ports {led_o}]
set_property IOSTANDARD LVCMOS33 [get_ports {led_o}]
##############Reset define##################
set_property PACKAGE_PIN P16 [get_ports {rst_n}]
set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}]
##############50M CLK define##################
create_clock -period 20.000 -name clk -waveform {0.000 10.000} [get_ports clk]
set_property PACKAGE_PIN N18 [get_ports {clk}]
set_property IOSTANDARD LVCMOS33 [get_ports {clk}]
3.7 编译生成获取结果
- 生成
- 进行下载
点击Open Hardware Manager->Open target->Auto target后，显示如下
点击Program device,下载程序，直接点击Program
上板结果如下：
总结
通过本次实验了解了HLS有关知识，学习了Soc芯片以及用C语言实现硬件对应的功能。在实验中遇到了一些问题，在查找资料后，基本解决。文章来源：https://www.toymoban.com/news/detail-453108.html
参考：
https://blog.csdn.net/u014798590/article/details/122312505
http://www.elecfans.com/pld/1118454.html
https://www.zhihu.com/question/320190011
https://blog.csdn.net/qq_43279579/article/details/117084706文章来源地址https://www.toymoban.com/news/detail-453108.html
到了这里，关于【嵌入式系统应用开发】FPGA——HLS入门实践之led灯闪烁的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！
