在 Verilog 中，阻塞赋值、非阻塞赋值和连续赋值是用于赋值操作的不同语法。它们之间的区别主要在于赋值时机和对后续代码执行的影响。
阻塞赋值
阻塞赋值使用等号 = 进行赋值，它的作用是在当前时钟周期内立即更新目标变量的值，然后继续执行下一条语句。因为它会阻塞后续语句的执行，所以称为阻塞赋值。阻塞赋值通常用于顺序逻辑电路中，例如在 always 块中使用。
下面是阻塞赋值的一个例子：
always @(posedge clk)
a = b;在上面的代码中，当时钟上升沿到来时，将 b 的值赋给 a，然后继续执行下一条语句。
非阻塞赋值
非阻塞赋值使用 <= 进行赋值，它的作用是在当前时钟周期内不立即更新目标变量的值，而是在下一个时钟周期生效。因此，它不会阻塞后续语句的执行，称为非阻塞赋值。在组合逻辑电路中，通常使用非阻塞赋值。文章来源：https://www.toymoban.com/news/detail-462522.html
下面是非阻塞赋值的一个例子：文章来源地址https://www.toymoban.com/news/detail-462522.html
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