【FPGA】Vivado软件使用教程

这篇具有很好参考价值的文章主要介绍了【FPGA】Vivado软件使用教程。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

目录

      一、创建Vivado工程

二、创建Verilog HDL文件

三、添加管脚约束

四、时序约束

五、生成BIT文件

六、Vivido仿真

七、上板再补充

一、创建Vivado工程

1、启动Vivado,在Vivado开发环境里点击“Create Project”,创建新工程。

【FPGA】Vivado软件使用教程

 2、弹出窗口点击“Next”,在弹出的窗口中输入工程名和存放的工程路径,工程名在这里我取的run_led;工程路径不能含有中文字符,路径名也不宜太长。

【FPGA】Vivado软件使用教程

 3、点击“Next”后,在后面弹出的窗口,在工程类型中选择“RTL Project”;目标语言Target language中选择“Verilog”。在添加文件窗口中直接点击“Next”,不添加任何文件。

在器件选择页面中根据自己使用的FPGA开发板进行选择。

【FPGA】Vivado软件使用教程

 点击“Finish”完成工程创建。

二、创建Verilog HDL文件

1、工程创建完成后随之进入到Vivido软件界面。点击PROJECT MANAGER 下的Add Sources(或者快捷键Alt+A)。

【FPGA】Vivado软件使用教程

2、 选择“Add or create design sources”添加或创建设计源文件,点击“Next”。

【FPGA】Vivado软件使用教程

 3、选择创建文件“Create File”。

【FPGA】Vivado软件使用教程

 4、文件命名为run_led,点击“OK”。再点击“Finish”完成“run_led.v”文件的添加。

【FPGA】Vivado软件使用教程

 5、在弹出的Define Module模块定义中,可以指定“run_led.v”文件的模块名称,默认不变为“run_led”。

【FPGA】Vivado软件使用教程

 6、双击“run_led.v”打开文件,可以编辑代码。

【FPGA】Vivado软件使用教程

 编写好代码保存。

代码是简单的点灯。

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/03/28 17:54:01
// Design Name: 
// Module Name: run_led
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module run_led(
    input              clk  ,
    input              rst_n,

    output    reg      led 
);
//参数定义
reg  [11:0]    cnt ;
wire        add_cnt;
wire        end_cnt;
//参数设置
parameter   TIME_1S = 20 ;//1S亮灭
//计数器
always@(posedge clk or negedge rst_n)begin
    if(~rst_n)begin
        cnt <= 0;
    end
    else if(add_cnt)begin
         if(end_cnt)begin
            cnt <= 0;
        end
    else begin
        cnt <= cnt + 1 ;
    end
    end
end
assign add_cnt = 1;
assign end_cnt = add_cnt & (cnt == TIME_1S - 1);

//流水灯
always @(posedge clk or negedge rst_n) begin
    if(~rst_n)begin
        led <= 0;
    end
    else if(end_cnt)begin
        led <= ~led;
    end 
    else begin
        led <= led ;
    end
end

endmodule

三、添加管脚约束

       Vivado使用的约束文件格式是xdc文件。管脚约束是对“run_led.v”程序中的输入输出端口分配到FPGA的真实管脚上。

1、点击“Open Elaborated Design”打开详细设计。在弹出的窗口点击“OK”。

【FPGA】Vivado软件使用教程

 2、在菜单中选择“Window”中的“I/O Ports”。

【FPGA】Vivado软件使用教程

 3、在弹出的I/O Ports中可以看到管脚分配情况。根据FPGA芯片的原理图将复位信号、时钟信号和LED分配管脚和电平标准,完成后点击保存。

【FPGA】Vivado软件使用教程

 4、弹出保存界面,文件类型默认“XDC”,文件名填写“run_led”,点击“OK”。

【FPGA】Vivado软件使用教程

5、 打开刚才生成的“run_led.xdc”文件,是一个TCL脚本,如果我们了解语法,也可以自己编写xdc文件来约束管脚。

【FPGA】Vivado软件使用教程

 四、时序约束

1、点击“Run Synthesis”开始综合,弹出窗口点击“OK”。

【FPGA】Vivado软件使用教程

2、综合完成点击“Cancel”。

【FPGA】Vivado软件使用教程

 3、点击“Constraints Wizard”,在弹出的窗口点击“Next”。

【FPGA】Vivado软件使用教程

4、 时序约束向导分析出设计中的时钟,这里把“clk”频率设置成20MHz,点击“Skip to Finish”,结束时序约束向导。

【FPGA】Vivado软件使用教程

 5、在弹出的窗口点击“OK”,点击“Finish”。Run_led.xdc文件已经更新,点击“Reload”重新加载文件,并保存文件。

【FPGA】Vivado软件使用教程

 五、生成BIT文件

编译的过程可以细分为综合、布局布线、生成bit文件等。

1、点击“Cenerate Bitsteam”,直接生成bit文件,在弹出的对话框可以选择任务数量,数量越大编译越快。

【FPGA】Vivado软件使用教程

 2、编译完成后,弹出对话框进行后续操作,可以选择“Open Hardware Manger”,也可以选择“Cancel”,先不下载。

【FPGA】Vivado软件使用教程

 六、Vivido仿真

利用Vivido自带的仿真工具来输出波形验证程序是否正确(在生成bit文件之前也可以仿真)。

1、打开 SIMULATIONZ 中的 Simulation Settings,设置仿真配置。

【FPGA】Vivado软件使用教程

 2、在设置窗口进行配置,根据需要自行设置,我这里设置50ms。

【FPGA】Vivado软件使用教程

 3、添加激励测试文件,点击Project Manager下的Add Sources,选择仿真。

【FPGA】Vivado软件使用教程

4、点击“Create File”生成仿真激励文件。

 【FPGA】Vivado软件使用教程

5、激励文件命名,我命名为“vtf_run_led_test”

【FPGA】Vivado软件使用教程

6、 这里先不添加I/O Ports,点击OK.

【FPGA】Vivado软件使用教程

 7、在Simulation Sources中看到添加进的vtf_run_led_test文件。双击激励文件进行编写,编写后保存,vtf_run_led_teat.v自动成为仿真Hierarchy的顶层,文件下面是run_led.v。

【FPGA】Vivado软件使用教程

仿真激励文件代码:

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/03/28 18:28:36
// Design Name: 
// Module Name: vtf_run_led_test
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module vtf_run_led_test();

reg    tb_clk  ;
reg    tb_rst_n;
wire     tb_led;
parameter CYCLE=20;

//模块例化

run_led   u_run_led(
.clk   (tb_clk  ),
.rst_n (tb_rst_n),
.led   (tb_led  )

);
//初始化
initial begin
    tb_clk=1'b1;
  tb_rst_n=1'b1;
  #40;
  tb_rst_n=1'b0;//复位
  #40;
  tb_rst_n=1'b1;

#(CYCLE*25*6);
$stop;

end
  always #10 tb_clk=~tb_clk;

endmodule

 8、点击Run Simulation ,在选择Run Behavioral Simulation。开始行为级仿真。

【FPGA】Vivado软件使用教程

9、在弹出的仿真界面是仿真软件自动运行到仿真设置的50ms的波形。

 【FPGA】Vivado软件使用教程

 10、可以点击Scope界面下的u_run_led,再右键选择Objects界面下的timer,在弹出的下拉菜单里选择Add to Wave Window。观测计数器的变化。

【FPGA】Vivado软件使用教程

11、添加计数器cnt后,需要点击restart复位,再点击Run ALL。

【FPGA】Vivado软件使用教程

 12、就可以看到更新后的仿真图了。 

【FPGA】Vivado软件使用教程文章来源地址https://www.toymoban.com/news/detail-462995.html

七、上板再补充

到了这里,关于【FPGA】Vivado软件使用教程的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • 【FPGA入门】第二篇、ISE软件的使用

    目录 第一部分、新建工程 第二部分、添加顶层文件 第三部分、添加管脚约束文件 第四部分、生成bit文件 第五部分、连接开发板,下载bit文件 第六部分、总结 第一步、如果提前建立了工程文件夹,那么这里就需要去掉生成子文件夹的路径。 因为ISE软件输入工程名称后自动

    2024年02月09日
    浏览(50)
  • 【FPGA】xilinx的开发软件vitis使用简介

           Xilinx的开发软件Vitis是一款全新的开发工具套件,它支持多种编程语言如C++、OpenCL、Python等,以及多种硬件平台,包括Xilinx的FPGA和ACAP(Adaptive Compute Acceleration Platform)。这使得它具有极高的灵活性,可以应对不同类型的开发需求,包括数据中心、云端和边缘智能应用

    2024年02月04日
    浏览(47)
  • 【软件使用】postman使用教程

        ​ 🍎 个人博客: 个人主页 🏆 个人专栏: 软件安装及使用   ⛳️   功不唐捐,玉汝于成 ​ 目录 前言 正文 步骤1:安装Postman 步骤2:发送请求 步骤3:管理环境变量 步骤4:创建测试脚本 步骤5:保存和共享集合 其他技巧 为什么选择Postman?  结语  我的其他博客 P

    2024年02月22日
    浏览(40)
  • Modbus调试软件使用教程

    按照软件提示一步一步操作即可。 ModbusPoll7.0.1 ModbusSalve6.1.3 SN.zip 完成后,电脑桌面会有如下图标,注意这个软件需要用管理员权限运行。 鼠标右键以管理员权限运行。 打开软件后,界面如下图: 接下来需要进行通信连接。 输入串口参数,选择serial port,选择usb串口的串口

    2024年02月06日
    浏览(53)
  • 大众点评评论采集软件使用教程

    导出字段: 店铺ID 评论ID 发布时间 人均消费 评分 详情链接 点赞数 浏览数 评论数 最后更新时间 发布平台 推荐 评论详情 原始评论 图片数 图片链接 用户等级 用户名称 用户头像 VIP 私

    2024年01月16日
    浏览(45)
  • Wireshark软件的使用教程

    目录 1.下载并安装Wireshark软件  2.运行wireshark 3. 抓取分组操作 4.Wireshark窗口功能 5.筛选分组操作 6.分组信息分析 7.分组头部信息查看  8.分组内容查看 WireShark 是一种可以运行在 Windows , UNIX , Linux 等操作系统上的分组分析器。运行 Wireshark ,需要有一台支持 Wireshark 和 libpc

    2024年02月07日
    浏览(42)
  • Modelsim软件的使用教程

    目录 1.FPGA设计流程 2.modelsim的使用介绍 3.手动仿真 4.自动仿真(联合仿真) 5.testbench(激励)文件的编写  可看到上图中有两个仿真,分别是RTL仿真和时序仿真。 RTL仿真:可称为综合前仿真、前仿真或功能仿真,主旨在于验证电路的功能是否符合设计要求,其特点是不考虑电

    2024年02月02日
    浏览(34)
  • ImageJ软件使用教程(二):图像测量

    目录 图像比例尺 加载图像 设置比例尺 标注比例尺 测量长度面积 测量长度 测量面积 参考资料 使用ImageJ软件测量图像中的长度、面积等信息时,需要先设置图像的比例尺,比例尺用于将图像中的像素单位转换为真实的世界单位。 启动ImageJ程序,从 File 菜单选择 Open Samples ,

    2024年04月22日
    浏览(42)
  • ImageJ软件使用教程(三):目标计数

    目录 多点工具法 阀值分割法 二值化 填充分割 自动计数 显示结果 总结 参考资料 本文以钢筋计数为例,讲解一下如何使用ImageJ软件进行计数,这里只介绍两种方法: 多点工具法 阀值分割法 钢筋计数是我接触的第一个视觉项目,虽然项目最后不了了之,但作为我机器视觉的

    2024年04月22日
    浏览(37)
  • 【SWAT水文模型】SwatWeather软件使用教程

    当气象数据部分缺失时,SWAT模型构建的天气发生器可对缺测数据进行插补和完善。天气发生器参变量体系的计算主要依靠流域内部及临近站点的观测数据,经长序列分析,得到各关键水文气象要素的月平均值及标准差/偏态系数,包括最低气温、最高气温、降水量、干日日数

    2024年02月03日
    浏览(55)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包