小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)

这篇具有很好参考价值的文章主要介绍了小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

上一节分享了在使用 Design entry CIS过程中怎么由一个元器件一步步画出整个原理图。画好原理图之后我们就要开始导出网表了,目的是给我们画PCB的软件Allegro输出网表文件,这个过程可以比喻一下,画好的原理图相当于你做菜时脑海里构思的菜谱,我们现在要把需要的食材(元器件)放到案板上面进行下一步的操作,所以这个步骤还是特别重要的。

1.导出网表

首先我们要选中我们的原理图文件(后缀为.dsn),然后选择Tools>Create Netlist

小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)

点击后会弹出一个窗口,我们选择默认,注意这里的圈住的地方是一个待会会自动生成的文件夹,名字就是allegro,我们导出的网表会自动保存在这里。

小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)

 点击下方的确认后我们的工程目录里面就会出现四个文件,如下图,基本就代表我们导出网表成功了。如果有检查出来什么问题可以在最下面的session log(就是主界面最下方的信息栏)里面查看。

小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)

 其实到这一步我们就可以打开Allegro进行PCB的操作了,但是还有一些其它有可能用到的操作。

2.把原理图导出成PDF文档

首先我们在打开原理图的情况下,点击File>Print Setup,在弹出的窗口中选择Microsoft Prinit to PDF,下面还可以选择纸张大小(这里默认是A4),点击确定完成打印设置,这里其实我们并不是真的打印出纸张,而是用虚拟打印机生成PDF文件。

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然后我们点击File里面的 Print ,在弹出来的窗口里面选择默认即可,最后选择文件的保存地址即可。

 小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)

 3.位号设置

位号就相当于一个元器件的名字,也是画PCB时很重要的属性,元器件-位号-封装是一一对应的,因此它们之间的对应关系正确是十分重要的。通常,电阻、电容、电感的位号就要R、C、L加数字来表示,数字的大小是根据元器件在原理图中从左到右,从上到下的顺序排列的,也就是说左上角的元器件的数字一般比较小。

此外,二极管和三极管之类的位号一般用 D+数字 表示,芯片的话一般用 U+数字 来表示。有时候如果我们要添加或者修改一份别人的原理图&PCB时,我们尽量在不更改别人原本的位号的情况下,设置我们新添加元器件的位号。只有这样我们一一对应的关系才没有打乱不然会特别麻烦。

重置所有位号

当我们想从头梳理元器件时,要先重置位号,选中原理图,然后点击如图所示位置。

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 这时就会发现所有元器件的位号都变成 ?了,如下图所示:

小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)

然后回到工程目录,再次选中原理图,点击Tool>Annotate,在弹出的窗口中点击如图所示位置:

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小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)

 此时,电路中的位号就恢复正常的顺序了。

修改部分原理图位号

但是很多情况下我们并不需要从头对所有元器件编号,大多数情况下我们只需要对一部分元器件进行位号修改即可。

比如我们把上图中的R1手动修改成R5(直接用用鼠标点击位号进行手动修改),这时候位号下面就会多一条横线,代表这个位号被操作者修改过了。

小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)

这时如果我们想把剩余的电阻和运放的位号重新排序一下,就可以这么做:

先点击如图所示的Annotate,在弹出的窗口中重点关注勾选圈中的地方,

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 这里勾选的地方意思是保持操作者更改的地方不变,也就是我们带下划线的R5不会变,其他元器件的位号会变。

4.DRC检查

一般我们画好原理图之后是要进行DRC检查的,这样我们在导出网表之前就可以避免很多问题,检查的方法比较简单。

我们操作的对象依旧是原理图,所以我们需要先选中原理图,点击图示的地方(这里你也可以看见DRC的全称)。 

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在弹出的窗口中直接点击确认,如果有什么报错或者警告都会在session log(就是主界面最下方的信息栏)里面显示。

OK,以上就是我这次想要分享的一些关于原理图的知识点,如果有不准确的地方欢迎纠错,下一节准备分享PCB的小白知识点。文章来源地址https://www.toymoban.com/news/detail-469262.html

到了这里,关于小白Cadence学习笔记<3> (Allegro & Design entry CIS & Pad_design)的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

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