基于FPGA的简易 DDS 信号发生器的设计-Toy模板网

这篇具有很好参考价值的文章主要介绍了基于FPGA的简易 DDS 信号发生器的设计。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

前言

DDS 是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写，是一项关键的数字化技术。与传统的频率合成器相比， DDS 具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。作为设计人员，我们习惯称它为信号发生器，一般用它产生正弦、锯齿、方波等不同波形或不同频率的信号波形，在电子设计和测试中得到广泛应用

提示：以下是本篇文章正文内容，下面案例可供参考

一、pandas是什么？

DDS 技术是一种全新的频率合成方法，其具有低成本、低功耗、高分辨率和快速转换时间等优点，对数字信号处理及其硬件实现有着很重要的作用。DDS 的基本结构主要由相位累加器、相位调制器、波形数据表 ROM、 D/A 转换器等四大结构组成，其中较多设计还会在数模转换器之后增加一个低通滤波器。 DDS 结构示意图
基于FPGA的简易 DDS 信号发生器的设计
上图是不含低通滤波器的 DDS 结构示意图，图中主要包括相位累加器、相位调制器、波形存储器、数模(D/A)转换器等四大结构。接下来我们会结合 DDS 结构示意图，为大家讲解一下 DDS 的工作原理。在讲解之前，先来对其中各参数做一下说明。系统时钟 CLK 为整个系统的工作时钟，频率为 fCLK；频率字输入 F_WORD，一般为整数，数值大小控制输出信号的频率大小，数值越大输出信号频率越高，反之，输出信号频率越低，后文中用 K 表示；相位字输入P_WORD，为整数，数值大小控制输出信号的相位偏移，主要用于相位的信号调制，后文用 P 表示；设输出信号CLK_OUT，频率为 fOUT。

图中所展示的四大结构中，相位累加器是整个 DDS 的核心，在这里完成相位累加，生成相位码。相位累加器的输入为频率字输入 K，表示相位增量，设其位宽为 N，满足等式K = 2N * fOUT / fCLK 。其在输入相位累加器之前，在系统时钟同步下做数据寄存，数据改变时不会干扰相位累加器的正常工作。相位调制器接收相位累加器输出的相位码，在这里加上一个相位偏移值 P，主要用于信号的相位调制，如应用于通信方面的相移键控等，不使用此部分时可以去掉，或者将其设为一个常数输入，同样相位字输入也要做寄存。波形数据表 ROM 中存有一个完整周期的正弦波信号。假设波形数据 ROM 的地址位宽为 12 位，存储数据位宽为 8 位，即 ROM 有 212 = 4096 个存储空间，每个存储空间可存储 1字节数据。将一个周期的正弦波信号，沿横轴等间隔采样 212 = 4096 次，每次采集的信号幅度用 1 字节数据表示，最大值为 255，最小值为 0。将 4096 次采样结果按顺序写入 ROM的 4096 个存储单元，一个完整周期正弦波的数字幅度信号写入了波形数据表 ROM 中。波形数据表 ROM 以相位调制器传入的相位码为 ROM 读地址，将地址对应存储单元中的电压幅值数字量输出。D/A 转换器将输入的电压幅值数字量转换为模拟量输出，就得到输出信号CLK_OUT。输出信号 CLK_OUT 的信号频率 fOUT = K * fCLK / 2N。当 K = 1 时，可得 DDS 最小分辨率为： fOUT = fCLK / 2N，此时输出信号频率最低。根据采样定理， K 的最大值应小于 2N /2。

对于 N 位的相位累加器，它对应的相位累加值为 2N，如果正弦 ROM 中存储单元的个数也是 2N 的话，这个问题就很好解决，但是这对 ROM 的对存储容量的要求较高。在实际操作中，我们使用相位累加值的高几位对 ROM 进行寻址，也就是说并不是每个系统时钟都对 ROM 进行数据取，而是多个时钟读取一次，因为这样能保证相位累加器溢出时，从正ROM 表中取出正好一个正弦周期的样点。因此，相位累加器每计数 2N 次，对应一个正弦周期。而相位累加器 1 秒钟计数 fCLK次，在 k=1 时， DDS 输出的时钟频率就是频率分辨率。频率控制字 K 增加时，相位累加器溢出的频率增加，对应 DDS 输出信号 CLK_OUT 频率变为 K 倍的DDS 频率分辨率。

二、ROM 内波形数据写入

1.MIF

我们设计的 DDS 简易信号发生器想要实现正弦波、方波、三角波和锯齿波 4 种波形的输出，需要事先在波形数据表 ROM 中存入 4 种波形信号各自的完整周期波形数据。 ROM作为只读存储器，在进行 IP 核设置时需要指定初始化文件，我们将波形数据作为初始化文件写入其中，文件格式为 MIF 文件。使用 MatLab 绘制 4 种信号波形，对波形进行等间隔样，以采样次数作为 ROM 存储地址，将采集的波形幅值数据做为存储数据写入存储地址对应的存储空间。
基于FPGA的简易 DDS 信号发生器的设计

2.DDS 模块参考代码

代码如下（示例）：

//********************************************************************//
//fre_add:相位累加器
always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        fre_add <=  32'd0;
    else
        fre_add <=  fre_add + FREQ_CTRL;

//rom_addr:ROM读地址
always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        rom_addr <= 14'd0;
    else
    case(wave_select)
        sin_wave:
            begin
                rom_addr_reg    <=  fre_add[31:20] + PHASE_CTRL;
                rom_addr        <=  rom_addr_reg;
            end     //正弦波
        squ_wave:
            begin
                rom_addr_reg    <=  fre_add[31:20] + PHASE_CTRL;
                rom_addr        <=  rom_addr_reg + 14'd4096;
            end     //方波
        tri_wave:
            begin
                rom_addr_reg    <=  fre_add[31:20] + PHASE_CTRL;
                rom_addr        <=  rom_addr_reg + 14'd8192;
            end     //三角波
        saw_wave:
        begin
                rom_addr_reg    <=  fre_add[31:20] + PHASE_CTRL;
                rom_addr        <=  rom_addr_reg + 14'd12288;
            end     //锯齿波
        default:
            begin
                rom_addr_reg    <=  fre_add[31:20] + PHASE_CTRL;
                rom_addr        <=  rom_addr_reg;
            end     //正弦波
    endcase

//********************************************************************//