Vivado自写分频模块的分频时钟的约束条件编写-Toy模板网

这篇具有很好参考价值的文章主要介绍了Vivado自写分频模块的分频时钟的约束条件编写。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

一、原因

由于项目需要，整个工程需要在100kHz的时钟下运行，FPGA的clk：50MHz

二、方案分析

采用IP核得到分频时钟

clocking wizard

问题：MMCM和PLL都不能实现分频到100KHz这么低的频率

MMCM最小频率4.687MHz

PLL最小频率6.25MHz

自己写一个简单的分频模块

分频模块如下：

module divi_fre #(parameter DIVNUM=500,parameter WIDTH=9)(
input clk,
input rst_n,
output reg divi_clk
    );
reg [WIDTH-1:0] counter;
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        counter <= 'd0; 
    end
    else begin
        counter <= counter + 1'b1;
        if(counter==DIVNUM/2-1)
            counter <= 'd0;
    end

end
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        divi_clk <= 1'b0;
    end
    else begin
        if(counter == DIVNUM/2-1)begin
            divi_clk <= ~divi_clk;
        end
    end
end
    
endmodule

问题：自己写的分频模块直接使用是不可以的，需要在约束文件中进行时序约束

自写分频模块时钟时序约束

（1）打开implemented Design

查看分频模块的原理图

找到输出divi_clk

可以看到divi_clk_reg寄存器的C端口连接的是输入CLK（50MHz），Q端口连接的是divi_clk(100KHz)

（2）约束文件编写

create_clock -period 20.000 -name clk1 [get_ports clk]
create_generated_clock -name clk2 -source [get_pins u_divi_fre/divi_clk_reg/C] -divide_by 500 [get_pins u_divi_fre/divi_clk_reg/Q]