基于MAX-10 FPGA 超声波测距模块HC

这篇具有很好参考价值的文章主要介绍了基于MAX-10 FPGA 超声波测距模块HC_SR04。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

一、介绍超声波测距模块HC_SR04

HC-SR04是一种基于超声波的测距模块。该模块向前15度内发送超声波并接收回响，通过发出超声波到收到回响的这个时间间隔计算前方的障碍物距离，可以用来给智能小车做障碍物监测。可提供2cm- 400cm的非接触式距离感测功能，测距精度可达高到3mm;模块包括超声波发射器、接收器与控制电路。

该模块的时序图如下：
基于MAX-10 FPGA 超声波测距模块HC_SR04

我们在编写代码的时候，想要发出测距命令，需要先保持触发信号输入（trig引脚）为低电平，然后保持大于10us的高电平，再变成低电平即可（时序图第一行所示）。

发出测距命令后，回响信号输出（echo引脚）会保持一段时间的高电平，这个高电平的持续时间与距离有关。我们在FPGA编写代码测量高电平持续时间，然后将时间转化为距离即可。

经过测试，得到以下结论：
1、发送测距的时候，每个脉冲之间的间隔不要过近，我用的间隔是300ms，即每300ms测一次距离，也可以根据需要修改。
2、接收端高电平时间与距离的关系式是：距离（cm）= 高电平持续时间（us）x 0.034cm / 2 （除以2是因为持续时间是往返时间，除以2才是单程时间）

二、模块框图

我们需要设计以下模块：
1、测距信号源模块，输入时钟与复位，每隔300ms输出15us高电平。

2、距离计算模块，输入时钟、复位与回响信号echo，输出距离（cm）

3、数据显示模块，将得到的距离可视化，我用的是2个1位数码管模块（小脚丫自带两个1位共阴极数码管）

4、顶层模块

框图如下：
基于MAX-10 FPGA 超声波测距模块HC_SR04

三、模块编写

1. 测距信号源

在此模块，写一个计时周期为300us的循环计数器，当计数器值小于15时输出高电平，其他时候输出低电平即可。
代码如下：

module trigger_send #(
    parameter TIME_1S = 12_000_000
) (
    input   clk ,
    input   rst_n   ,
    output  trigger
);

//1us生成
wire clk_1us;
PLL UPLL(
	.inclk0 (clk),
	.c0 (clk_1us)
);

reg [25:0] cnt_1us;
always @(posedge clk_1us or negedge rst_n) begin
    if (!rst_n) begin
        cnt_1us <= 20'd0;
    end
    else if (cnt_1us == 20'd300_000 - 1)begin
        cnt_1us <= 20'd0;
    end
	 else begin
        cnt_1us <= cnt_1us + 1'b1;
    end
end

assign trigger = cnt_1us < 15 ? 1'b1 : 1'b0;

endmodule

2. 距离计算

这个模块输入了HC_SR04的回响引脚，要做的就是计算它的高电平持续时间，并转化为距离数据输出。

这里持续时间的单位用us最合适，因此同样生成一个1us时钟，用这个时钟监测回响信号的上升沿与下降沿。检测到上升沿，就每过一个时钟周期就把计时器数值加1（可以自己设置上限，表示最大检测距离）；等检测到下降沿，就把计时器的数据保存起来，然后把计时器清空准备下次计时。

拿到保存好的计时后，使用上文提到的公式计算出距离输出。

代码如下：

module data_rec #(
    parameter TIME_1S = 12_000_000
) (
    input   clk ,//系统时钟
    input   rst_n   ,//复位
    input   rec_data    ,//回响，早知道取名echo了
    output  [11:0] distance	//计算好的距离
);
//锁相环生成1us周期时钟，因为后面的计时单位全是1us，这样方便
wire clk_1us;
PLL UPLL(
	.inclk0 (clk),
	.c0 (clk_1us)
);

//给回响信号打拍，检测上升沿下降沿
reg rec_data2;
reg rec_data3;
wire rec_negedge;
wire rec_posedge;
assign rec_negedge = (!rec_data2) && rec_data3;
assign rec_posedge = rec_data2 && (!rec_data3);
always @(posedge clk_1us or negedge rst_n) begin
    if (!rst_n) begin
        rec_data2 <= 1'b0;
    end
    else begin
        rec_data2 <= rec_data;
    end
end
always @(posedge clk_1us or negedge rst_n) begin
    if (!rst_n) begin
        rec_data3 <= 1'b0;
    end
    else begin
        rec_data3 <= rec_data2;
    end
end

//计时启动标志，上升沿启动，下降沿结束
reg flag;
always @(posedge clk_1us or negedge rst_n) begin
    if (!rst_n) begin
        flag <= 1'b0;
    end
    else if (rec_posedge)begin
        flag <= 1'b1;
    end
    else if (rec_negedge)begin
        flag <= 1'b0;
    end
    else begin
        flag <= flag;
    end
end

//计时器数值，flag期间计数，有下降沿就清0，急了多少数就是保持了多少us，因为是用1us时钟驱动的
reg [14:0] cnt_1us;
always @(posedge clk_1us or negedge rst_n) begin
    if (!rst_n) begin
        cnt_1us <= 15'd0;
    end
    else if (rec_negedge)begin
        cnt_1us <= 15'd0;
    end
    else if (flag && cnt_1us < 15'd15_000)begin
        cnt_1us <= cnt_1us + 1'b1;
    end
    else begin
        cnt_1us <= cnt_1us;
    end
end

//因为计时器结束计时会变0，因此要用另外的变量，在它清0的时候把值保存下来
reg [14:0] high_time;
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        high_time <= 15'd0;
    end
    else if (rec_negedge)begin
        high_time <= cnt_1us ;
    end
    else begin
        high_time <= high_time;
    end
end

//计算距离，Verilog不能直接用浮点数，就这样实现乘以0.017
//为什么不是0.034看前面
reg [11:0] distance_buf;
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        distance_buf <= 12'd0;
    end
    else begin
        distance_buf <= high_time * 17 / 1000;
    end
end
assign distance = distance_buf;

endmodule

3. 数码管模块

距离模块的distance就是测到的距离，你拿去数码管输出，串口打印都可以。我的小脚丫自带两个1位的共阴极数码管，就用它们来显示，毕竟自己在面包板上给数码管插线插电阻还是挺麻烦的。

用的时候取出测的距离的十位个位分别给两个模块就行。

1位七段式共阴极数码管十进制显示模块如下：

module nixietube_1 (
    input   clk,
    input   rst_n,
    input   [3:0]   din, //输入0-9
    output  drive_out, //使能
    output  [6:0]   _dig, //输出数码管
    output  dot_out //小数点要亮吗
);
//dot小数点输出
assign dot_out = 1'b0;

//使能，阴极为0
assign drive_out = 1'b0;

//dig段选输出
parameter   ZER = 7'b0111111,
            ONE = 7'b0000110,
            TWO = 7'b1011011,
            THR = 7'b1001111,
            FOU = 7'b1100110,
            FIV = 7'b1101101,
            SIX = 7'b1111101,
            SEV = 7'b0000111,
            EIG = 7'b1111111,
            NIN = 7'b1101111;
            
reg [6:0]   dig;

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        dig <= ZER;
    end
    else begin
        case (din)
            0 : dig <= ZER;
            1 : dig <= ONE;
            2 : dig <= TWO;
            3 : dig <= THR;
            4 : dig <= FOU;
            5 : dig <= FIV;
            6 : dig <= SIX;
            7 : dig <= SEV;
            8 : dig <= EIG;
            9 : dig <= NIN;
            default : dig <= ZER;
        endcase
    end
end

assign _dig = dig;

endmodule

4. 顶层模块

module Ultrasound  (
    input   clk,
    input   rst_n,
    input   rec_data    ,
    output  trigger ,
    output  [6:0]   dig1,
	 output  [6:0]   dig2,
    output  dot1,
	 output  dot2,
	 output  drive1,
	 output  drive2
); 
    trigger_send u_trigger_send(
        .clk (clk),
        .rst_n (rst_n),
        .trigger (trigger)
    );

    wire [11:0] distance;
    data_rec u_data_rec(
        .clk (clk),
        .rst_n (rst_n),
        .rec_data (rec_data),
        .distance (distance)
    );
		
	 nixietube_1 u_nixietube_1(
        .clk (clk),
        .rst_n (rst_n),
        .din    ((distance/10)%10),
        ._dig (dig1),
        .dot_out (dot1),
		  .drive_out (drive1)
    );
	 
	 nixietube_1 u_nixietube_2(
        .clk (clk),
        .rst_n (rst_n),
        .din    ((distance/1)%10),
        ._dig (dig2),
        .dot_out (dot2),
		  .drive_out (drive2)
    );

endmodule