从D的触发机制到寄存器的同步清零

这篇具有很好参考价值的文章主要介绍了从D的触发机制到寄存器的同步清零。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

从D触发器触发机制到寄存器的同步清零

之前助教向我们介绍了利用MUX进行同步清零的操作，但是对于寄存器的clk端没有进行使用。当我在看到D的触发器的触发冒险机制时，我在思考能否将这种机制应用到寄存器的同步复位上，最终结果证明是可行的。

我在这里截取了PPT中D触发器的一种实现方式，通过对于时钟信号以及时钟信号的非的与操作，利用1冒险，实现了上升沿那一小瞬间的数据写入。

从D的触发机制到寄存器的同步清零

关键部分在这一部分

从D的触发机制到寄存器的同步清零

以下是PPT组合逻辑最后对于竞争和冒险的讲解

从D的触发机制到寄存器的同步清零

D触发器利用的就是A*~A的冒险机制，当A端为低电平时，~A端为高电平，当A端变成高电平的一瞬间(即时钟上升沿)，由于非门的延迟，导致非门后的输出还来不及改变，此时与门的两端输入都为高电平，输出为高电平，但由于延迟只是很短一瞬间，之后便立即恢复稳定，即非门后输出低电平，最终与门输出为低电平。

正是这一瞬间的高电平输入，使得触发器可以存入内容，并且在之后保持不变。

上面的D触发器是自动的触发，可是我们想实现的是可控。要实现可受控的触发，可以对以上的模块稍作改变，在与门接上第三个输入，当第三个输入为高电平时，实现触发功能，为低电平时，关闭触发功能。我们可以这样改进：

从D的触发机制到寄存器的同步清零

我们可以用逻辑表达式的形式说明这个改进的正确性：

当clr=1时，F=clk*~clk*clr=clk*~clk*1=clk*~clk 与初始功能一致

当clr=0时，F=clk*~clk*clr=clk*~clk*0=0 输出始终为0，无操作

从D的触发机制到寄存器的同步清零

最终可顺利通过评测。

感谢大家阅读，如有疏漏，请多多指教。文章来源地址https://www.toymoban.com/news/detail-479970.html

到了这里，关于从D的触发机制到寄存器的同步清零的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！