FPGA学习小例子：38译码器设计与仿真-Toy模板网

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前言

译码器74x138是数字电路课程重点内容之一。译码器的设计比
较简单，使用Verilog语言实现译码器就更为简单。本教程设计了一个3-8译码器并做了仿真。

一、创建一个VIVADO工程

打开vivado，点击File
FPGA学习小例子：38译码器设计与仿真

填写项目名，以及选择项目路径

并勾选“Do not specify sources at this time”，意思是先创建工程，后期再添加文件。也可不勾选。

二、创建Verilog HDL 文件

1.点击 Project Manager 下的 Add Sources 图标
2.选择添加或创建设计源文件“ Add or create design sources 点击“ Next

FPGA学习小例子：38译码器设计与仿真

选择创建文件“ Create File
FPGA学习小例子：38译码器设计与仿真

点击“ Finish 完成“ p_74138.v ”文件添加

在弹出的模块定义“ Define Module 中可以指定“ p_74138.v ”文件的模块名称 Module
name 这里默认不变为“ p_74138”，还可以指定一些端口，这里暂时不指定，点击 OK ”。
FPGA学习小例子：38译码器设计与仿真
在弹出的对话框中选择“ Yes

双击文件可以编辑

三、编写代码

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/03/26 16:06:39
// Design Name: 
// Module Name: p_74138
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module p_74138(addr,decoder);
input [2:0] addr;
output reg [7:0] decoder;
always @(addr) begin
    case (addr)
        3'b000: decoder = 8'b1111_1110; 
        3'b001: decoder = 8'b1111_1101; 
        3'b010: decoder = 8'b1111_1011; 
        3'b011: decoder = 8'b1111_0111; 
        3'b100: decoder = 8'b1110_1111; 
        3'b101: decoder = 8'b1101_1111; 
        3'b110: decoder = 8'b1011_1111; 
        3'b111: decoder = 8'b0111_1111; 
        // default: 
    endcase
end
endmodule

四、创建仿真文件

FPGA学习小例子：38译码器设计与仿真

*

1、编写仿真代码

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/03/26 16:06:39
// Design Name: 
// Module Name: p_74138
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module p_74138(addr,decoder);
input [2:0] addr;
output reg [7:0] decoder;
always @(addr) begin
    case (addr)
        3'b000: decoder = 8'b1111_1110; 
        3'b001: decoder = 8'b1111_1101; 
        3'b010: decoder = 8'b1111_1011; 
        3'b011: decoder = 8'b1111_0111; 
        3'b100: decoder = 8'b1110_1111; 
        3'b101: decoder = 8'b1101_1111; 
        3'b110: decoder = 8'b1011_1111; 
        3'b111: decoder = 8'b0111_1111; 
        // default: 
    endcase
end
endmodule