在Verilog中，原语是一种用于建立数字电路的基本构建块。它们是预定义的逻辑功能，可以直接用于电路设计中，而无需进一步的描述或定义。
以下是几个常用的Verilog原语及其用法：
AND原语
AND原语实现了逻辑与运算。它通常采用以下方式使用：
and(out, in1, in2);其中，out是输出信号，in1和in2是输入信号。这将创建一个逻辑与门，将in1和in2作为输入，并将结果存储在out中。
OR原语
OR原语实现了逻辑或运算。它通常采用以下方式使用：
or(out, in1, in2);其中，out是输出信号，in1和in2是输入信号。这将创建一个逻辑或门，将in1和in2作为输入，并将结果存储在out中。
NOT原语
NOT原语实现了逻辑非运算。它通常采用以下方式使用：
not(out, in);其中，out是输出信号，in是输入信号。这将创建一个逻辑非门，并将in的补码存储在out中。
XOR原语
XOR原语实现了异或操作。它通常采用以下方式使用：
xor(out, in1, in2);其中，out是输出信号，in1和in2是输入信号。这将创建一个异或门，将in1和in2作为输入，并将结果存储在out中。文章来源：https://www.toymoban.com/news/detail-498869.html
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