手把手教你在Vivado创建一个PLL或MMCM的IP核（超详细）-Toy模板网

这篇具有很好参考价值的文章主要介绍了手把手教你在Vivado创建一个PLL或MMCM的IP核（超详细）。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

一、创建一个新的工程

不会新建工程的可以看一下我之前的博客，这里只展示一些简略的新建工程过程。
手把手教你在Vivado创建一个PLL或MMCM的IP核（超详细）
新建好工程后的页面

二、添加ip核

手把手教你在Vivado创建一个PLL或MMCM的IP核（超详细）

本文配置了四个时钟输出，分别是clk0(100Mhz)，clk1(100Mhz，180°相位延迟)，clk2(50Mhz)，clk4(25Mhz)

点击ok直接生成

点击generate

看到如图所示界面代表IP核已经生成成功了

三、测试IP核

手把手教你在Vivado创建一个PLL或MMCM的IP核（超详细）
点击“+”新建design source文件

将IP核的.veo文件的代码复制到新建的.v文件,并写好代码（.v文件代码如下所示）

`timescale 1ns / 1ps

module ip_clk_wiz(
    input sys_clk    ,
    input sys_rst_n  ,
    output clk_out1  ,
    output clk_out2  ,
    output clk_out3  ,
    output clk_out4  ,
    output locked
);

  clk_wiz_0 instance_name
   (
    // Clock out ports
    .clk_out1(clk_out1),     // output clk_out1
    .clk_out2(clk_out2),     // output clk_out2
    .clk_out3(clk_out3),     // output clk_out3
    .clk_out4(clk_out4),     // output clk_out4
    // Status and control signals
    .resetn(sys_rst_n), // input reset
    .locked(locked),       // output locked
   // Clock in ports
    .clk_in1(sys_clk));      // input clk_in1
    
endmodule

编写仿真文件
首先还是点击加号，创建simulation sources
手把手教你在Vivado创建一个PLL或MMCM的IP核（超详细）

手把手教你在Vivado创建一个PLL或MMCM的IP核（超详细）
仿真文件代码如下所示。

`timescale 1ns / 1ps


module tb_ip_clk_wiz();

    reg sys_clk;
    reg sys_rst_n;
    wire clk_100m;
    wire clk_100m_180de;
    wire clk_50m;
    wire clk_25m;
    wire locked;
    
    initial begin
        sys_clk = 1'b0;
        sys_rst_n = 1'b0;
        #200 sys_rst_n = 1'b1;
    end
    
    always #10 sys_clk = ~sys_clk;
    
    ip_clk_wiz ip_clk_wiz_u(
        .sys_clk    (sys_clk),
        .sys_rst_n  (sys_rst_n),
        .clk_out1   (clk_100m),
        .clk_out2   (clk_100m_180de),
        .clk_out3   (clk_50m),
        .clk_out4   (clk_25m),
        .locked     (locked)
    );

endmodule