用Verilog编写1位全加器，并进行波形仿真-Toy模板网

这篇具有很好参考价值的文章主要介绍了用Verilog编写1位全加器，并进行波形仿真。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

软件环境

Quartus II+ModelSiml

1bit全加器

全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。

真值表

用Verilog编写1位全加器，并进行波形仿真

Verilog代码

// 注释
// 模块化
module full_adder1( 
// input和output均为端口
// Ai,Bi,Ci为输入，So,Co为输出
        input   Ai, Bi, Ci,
        output  So, Co);

`ifdef ADDER_DESCRIPTION
//   assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量
        assign {Co, So} = Ai + Bi + Ci ;
`else
        assign So = Ai ^ Bi ^ Ci ;
        assign Co = (Ai & Bi) | (Ci & (Ai | Bi));
`endif


endmodule

SystemVerilog代码

`timescale 1ns/1ns

module test ;
   reg Ai, Bi, Ci ;
   wire So, Co ;

   initial begin
      {Ai, Bi, Ci}      = 3'b0;
      forever begin
         //if ({Ai, Bi, Ci} == 3'h7)
         //  $finish ;
         #10 ;
         {Ai, Bi, Ci}      = {Ai, Bi, Ci} + 1'b1;
      end
   end

   full_adder1  u_adder(
               .Ai      (Ai),
               .Bi      (Bi),
               .Ci      (Ci),

               .So      (So),
               .Co      (Co));


   initial begin
      forever begin
         #100;
         //$display("---gyc---%d", $time);
         if ($time >= 1000) begin
            $finish ;
         end
      end
   end


endmodule // test