问题1：Error:Width mismatch in pin_name – source is
。。。
这个是原理图设计部门IO端口的命名问题，要求命名中也必须包含端口宽度。比如：
由于输出是8位的，所以对于输出端口的命名，你必须要包含[7..0]，仅仅命名为
q就会出现上述的错误。所以建议OUTPUT、INPUT的命名建议就用模块中端口的
名字。自己不要做什么修改。
**问题2：Error (275028): Bus name allowed only on bus line – pin “data[7…0]” Error (275029): Incorrect connector style at port “test_data[7…0]” for symbol “inst” of type top文章来源：https://www.toymoban.com/news/detail-504448.html
出现上述类似的问题，说明你的连线出现了问题。做出如下替换。
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