STM32的五个时钟源

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①HSI是高速内部时钟,RC振荡器,频率为8MHz。  
②HSE是高速外部时钟,可接石英/陶瓷谐振器,或者接外部时钟源,频率范围为4MHz~16MHz。
③LSI是低速内部时钟,RC振荡器,频率为40kHz。
④LSE是低速外部时钟,接频率为32.768kHz的石英晶体。
⑤PLL为锁相环倍频输出,其时钟输入源可选择为HSI/2、HSE或者HSE/2。倍频可选择为2~16倍,但是其输出频率最大不得超过72MHz。

STM32的五个时钟源

 STM32的五个时钟源

1、使用外部晶振

在STM32上如果使用外部晶振,OSC_IN和OSC_OUT的接法:外接8MHz的外部高速晶振

STM32的五个时钟源

 2、不使用外部晶振

如果使用内部RC振荡器而不使用外部晶振,请按照下面方法处理:
①对于100脚或144脚的产品,OSC_IN应接地,OSC_OUT应悬空。
②对于少于100脚的产品,有2种接法:

第1种:OSC_IN和OSC_OUT分别通过10K电阻接地 。此方法可提高EMC性能;

第2种:分别重映射OSC_IN和OSC_OUT至PD0和PD1,再配置PD0和PD1为推挽输出并输出'0'。此方法可以减小功耗并(相对上面)节省2个外部电阻。

OSC_OUT和OSC_IN开始,这两个引脚分别接到外部晶振8MHz,第一个分频器PLLXTPRE,遇到开关PLLSRC(PLL entry clock source)

STM32的五个时钟源

我们可以选择其输出,输出为外部高速时钟(HSE)或是内部高速时钟(HSI)。这里选择输出为HSE

STM32的五个时钟源

接着遇到锁相环PLL,具有倍频作用,在这里我们可以输入倍频因子PLLMUL,要是想超频,就得在这个寄存器上做手脚啦。经过PLL的时钟称为PLLCLK。倍频因子我们设定为9倍频,也就是说,经过PLL之后,我们的时钟从原来8MHz的HSE变为72MHz的PLLCLK

STM32的五个时钟源

 紧接着又遇到了一个开关SW,经过这个开关之后就是STM32的系统时钟(SYSCLK)了。通过这个开关,可以切换SYSCLK的时钟源,可以选择为HSI、PLLCLK、HSE。

我们选择为PLLCLK时钟,所以SYSCLK就为72MHz了。PLLCLK在输入到SW前,还流向了USB预分频器,这个分频器输出为USB外设的时钟(USBCLK)。

STM32的五个时钟源

 回到SYSCLK,SYSCLK经过AHB预分频器,分频后再输入到其它外设。如输出到称为HCLK、FCLK的时钟,还直接输出到SDIO外设的SDIOCLK时钟、存储器控制器FSMC的FSMCCLK时钟,和作为APB1、APB2的预分频器的输入端。GPIO外设是挂载在APB2总线上的

STM32的五个时钟源

APB2的时钟是APB2预分频器的输出,而APB2预分频器的时钟来源是AHB预分频器。因此,把APB2预分频器设置为不分频,那么我们就可以得到GPIO外设的时钟也等于HCLK,为72MHz了。

SYSCLK:系统时钟,STM32大部分器件的时钟来源。主要由AHB预分频器分配到各个部件。

HCLK:由AHB预分频器直接输出得到,它是高速总线AHB的时钟信号,提供给存储器,DMA及cortex内核,是cortex内核运行的时钟,cpu主频就是这个信号,它的大小与STM32运算速度,数据存取速度密切相关。

FCLK:同样由AHB预分频器输出得到,是内核的“自由运行时钟”。“自由”表现在它不来自时钟 HCLK,因此在HCLK时钟停止时FCLK也继续运行。它的存在,可以保证在处理器休眠时,也能够采样和到中断和跟踪休眠事件 ,它与HCLK互相同步。

PCLK1:外设时钟,由APB1预分频器输出得到,最大频率为36MHz,提供给挂载在APB1总线上的外设,APB1总线上的外设如下:

  RCC_APB1Periph_tiM2 TIM2时钟

  RCC_APB1Periph_TIM3 TIM3时钟

  RCC_APB1Periph_TIM4 TIM4时钟

  RCC_APB1Periph_WWDG WWDG时钟

  RCC_APB1Periph_SPI2 SPI2时钟

  RCC_APB1Periph_USART2 USART2时钟

  RCC_APB1Periph_USART3 USART3时钟

  RCC_APB1Periph_I2C1 I2C1时钟

  RCC_APB1Periph_I2C2 I2C2时钟

  RCC_APB1Periph_USB USB时钟

  RCC_APB1Periph_CAN CAN时钟

  RCC_APB1Periph_BKP BKP时钟

  RCC_APB1Periph_PWR PWR时钟

  RCC_APB1Periph_ALL 全部APB1外设时钟

PCLK2:外设时钟,由APB2预分频器输出得到,最大频率可为72MHz,提供给挂载在APB2总线上的外设,APB2总线上的外设如下:

  RCC_APB2Periph_AFIO 功能复用IO时钟

  RCC_APB2Periph_GPIOA GPIOA时钟

  RCC_APB2Periph_GPIOB GPIOB时钟

  RCC_APB2Periph_GPIOC GPIOC时钟

  RCC_APB2Periph_GPIOD GPIOD时钟

  RCC_APB2Periph_GPIOE GPIOE时钟

  RCC_APB2Periph_ADC1 ADC1时钟

  RCC_APB2Periph_ADC2 ADC2时钟

  RCC_APB2Periph_TIM1 TIM1时钟

  RCC_APB2Periph_SPI1 SPI1时钟

  RCC_APB2Periph_USART1 USART1时钟

  RCC_APB2Periph_ALL 全部APB2外设时钟文章来源地址https://www.toymoban.com/news/detail-505107.html

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