记录一下verilog重复例化的两种方式-Toy模板网

这篇具有很好参考价值的文章主要介绍了记录一下verilog重复例化的两种方式。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

0 前言

这段时间例化了挺多mem，过程中也了解到了一些新的东西，在这里记录一下

1 for循环方式例化方法

先给出 sub_module

module sub(
    input [7:0] din,
    output logic [7:0] dout
);
    assign dout = din;
endmodule

要将这个module分别例化成u_sub_0和u_sub_1，并且每个都例化四次

for循环的实现方式如下

module top(
    input [8*4-1 : 0] din0, 
    input [8*4-1 : 0] din1,
    output logic [8*4-1 : 0] dout0,
    output logic [8*4-1 : 0] dout1
);
    genvar i;
    generate for(i=0; i<4; i++) begin:inst
        sub u_sub_0 (
            		//output
            		.dout(dout0[i*8 +: 8]),
            		//input
            		.din(din0[i*8 +: 8])
        			);
        
        sub u_sub_1 (
            		//output
            		.dout(dout1[i*8 +: 8]),
            		//input
            		.din(din1[i*8 +: 8])
        			);
    end
    endgenerate
endmodule

来看看例化后的效果

记录一下verilog重复例化的两种方式

可以看到，总共4组inst，每组inst中存在两个u_sub

接下来点开inst[0]中的u_sub_0，看看它的信号是什么样的

记录一下verilog重复例化的两种方式

依次点击，然后到shell界面粘贴内容

记录一下verilog重复例化的两种方式

此时可以清晰的看到，这个din信号是来自哪里，这也体现了，在begin后命名block的重要性

2 数组的方式例化

同样的 sub_module，同样的例化要求，这次改用数组的方式进行例化

module top(
	input [8*4-1 : 0] din0, 
    input [8*4-1 : 0] din1,
    output logic [8*4-1 : 0] dout0,
    output logic [8*4-1 : 0] dout1
);
    sub u_sub_0[3:0] (
    			//output
        		.dout(dout0),
        		//input
        		.din(din0)
    			);
    
    sub u_sub_1[3:0] (
    			//output
        		.dout(dout1),
        		//input
        		.din(din1)
    			);
endmodule

来看看这次的例化效果

记录一下verilog重复例化的两种方式