【数字钟实验1】logisim

这篇具有很好参考价值的文章主要介绍了【数字钟实验1】logisim。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

数字逻辑大作业1.0,用logisim画数字钟(经典实验了属于是🧪)

开始做实验的时候也才刚刚学完时序逻辑那一章,计数器提都没提过(笑死我怀疑老师是特意这么安排的),而且logisim完全不会用,隧道什么的根本不懂【这也就导致了我后面没有力气做外观封装了,累了🤦‍♀️】

最终实现的是静态显示(6个7段译码器分别显示数字),动态显示后续会使用Verilog进行实现数字钟实验2.0

实现的功能:时钟,初始时间设定,闹钟,整点报时,秒表,倒计时:)

小彩蛋(bushi):其中闹钟和倒计时到点后会有蜂鸣器响,可以自己调蜂鸣器的频率哟

1 题目复现

请使用logisim实现一个数字钟。
要求:
(1)能够显示时分秒;
(2)能够设置开始时间;
(3)使用你自己的7段数码管显示译码电路实现;
(4)可以使用静态显示或者动态显示方法实现;
(5)依据实现的其他附加功能,酌情加分:秒表、倒计时、闹钟

2 基础电路模块

2.1 十进制计数器

【数字钟实验1】logisimJ-K 触发器,边沿触发

J J J K K K Q Q Q Q ‾ \overline{Q} Q
0 0 Q Q Q Q ‾ \overline{Q} Q
0 1 0 1
1 0 1 0
0 0 Q ‾ \overline{Q} Q Q Q Q

2.2 六进制计数器

【数字钟实验1】logisim

2.3 二十四进制计数器

【数字钟实验1】logisim

2.4 七段数码管译码器

这个就是简单的组合逻辑电路,用LogicFriday列真值表,化简,自动生成电路图或者按照SOP自己设计电路,对着画就可以啦

2.5 倒计时功能计数器

各位可以继续使用J-K触发器构建相应进制的计数器,依据其真值表的原理,很快(大概?)就能画出来的

这里放一个六进制的减法计数器作为参考吧,我自己做的时候是根据真值表和输入输出变化关系不断调整的,其实这方法挺不聪明的(但是很有意思,试出来也很有成就感)
【数字钟实验1】logisim

2.5 计数器设计TIP

其实…计数器这个东西吧它无非就是一个有限状态机(FSM),当然了加法器也可以【但这都是我上完这门课才知道的东西了,当时还没学到,想不到也正常】…我一开始真就没意识到(用那个J-K触发器的特点去凑功能真的太痛苦了救命)

3 功能模块&整体设计

【数字钟实验1】logisim
整体电路设计(纯手工绘制,震撼一整年 )
【数字钟实验1】logisim

4 有关外观封装

主要就是把7段数码管译码器的appearance设计成规整的7个端口,主界面连7段数码管的地方排成数字钟六位显示的样子,灵活使用主线和隧道,把杂七杂八的地方都隐藏起来,再设计一些好看的装饰分散注意力哈哈哈,就不会是我的看着令人害怕的电路图了😶文章来源地址https://www.toymoban.com/news/detail-508549.html

到了这里,关于【数字钟实验1】logisim的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • 年轻人的第一个数字钟!适用于FPGA的数字钟Verilog实现

    因为闲。 当然也不是很闲,初衷是因为本科时上过的数电实验课最后的大作业就是在 FPGA 上实现一个数字钟,这个作业当时困扰了我们班的诸多同学(难以置信,我们只是学材料的弱小可怜又无助{{{(_)}}}。最终,大部分同学在 拷贝一位学长的代码 一位学长的帮助下顺利通过

    2024年02月11日
    浏览(44)
  • 【紫光同创盘古PGX-Lite 7K教程】——(盘古PGX-Lite 7K开发板/PGC7KD-6IMBG256第七章)数字钟实验例程

    本原创教程由深圳市小眼睛科技有限公司创作,版权归本公司所有,如需转载,需授权并注明出处(www.meyesemi.com) 适用于板卡型号: 紫光同创PGC7KD-6IMBG256开发平台(盘古PGX-Lite 7K) 仅需一根TypcC线,插上即用,轻松操作。兼容下载器的一体版,配套资料丰富, 快速掌握国产

    2024年04月28日
    浏览(36)
  • EDA数字钟(三)

    再次编写数字钟Verilog程序,使其符合规范,并采用模板化与模块化编程,使程序思路更加清晰。与之前不同,此次编程在Quartus II 13.0中建立项目,在AX530开发板上下载调试,引脚定义与配置需要视情况更改,项目文件将上传到资源中。 设计功能与之前保持一致: 1.具有“秒”

    2024年02月07日
    浏览(41)
  • EDA数字钟

    Verilog、Xilinx ISE 13.4、BASYS2、EDA、数字钟 利用实验板设计实现一个能显示时分秒的多功能电子钟。 1.具有“秒”、“分”、“时”计时的功能,小时计数器按24小时制; 2.具有校时功能,能对“分”和“时”进行调整; 3.具有手动输入设置定时闹钟的功能,亮1分钟; 4.可实现

    2024年02月08日
    浏览(31)
  • 自动报时数字钟

    设计任务和要求: 1、用数字显示时、分、秒。12小时循环一次。 2、可以在任意时刻校准时间,只用几只按钮开关实现,切求可靠方便。 3、能以蜂鸣器自动正点报时,在进时来到后或来到前,进行整点报时。 设计要求分析:       根据设计任务与要求,可初步将系统分为

    2024年02月08日
    浏览(45)
  • 数字系统设计(FPGA)课程设计: 多功能数字钟

    一、目的: 实现多功能数字钟,具备下列功能: 1、数字钟:能计时,实现小时、分钟、秒的显示; 2、数字跑表:精度至0.01秒 比如显示12.97秒; 3、闹钟: 可以设定闹钟,用试验箱上的蜂鸣器作为闹铃; 4、调时:可以对时间进行设定; 5、日期设定:能设定日期并显示当前

    2023年04月18日
    浏览(43)
  • 电子设计数字钟,multisim仿真·

    设计步骤(分模块叙述,并附上各模块与总体电路图) 1.计时模块,显示模块,调时模块设计 计数器模块由七片74LS160的芯片组成,两片为“秒”,两片为“分”,两片为“时”,还有一片作为“星期”,七个数码管显示器用来显示数字。‘秒’和‘分’采用60进制。通过异步

    2024年02月11日
    浏览(42)
  • 基于FPGA的数字钟设计

    这篇文章通过VHDL代码实现数字钟的功能,绑定引脚就可以看到实际的效果。 代码运行成功,就可以实现了计时(年月日/时分秒)、秒表、倒计时、闹钟的全部功能。

    2024年02月11日
    浏览(56)
  • 基于FPGA的可调数字钟设计

            在此特别感谢哔站up主 甘第 发布的FPGA企业实训课(基于FPGA的数字钟设计)教学视频,让一个FPGA小白开始了第一个FPGA设计开发流程。本设计参考了这个教学视频,在此基础上添加并修改了一些代码,完成了这个小小的不带任何功能的数字时钟。         初次学习

    2024年02月06日
    浏览(58)
  • 【基于51单片机的数字钟】

    掌握单片机 C 语言判断语句、分支语句以及子程序调用等编程知识 此程序调试时间方式为先暂停再调时,故有调秒的功能。 (1) 实现正确稳定地显示小时(两位数)、分钟(两位数)、秒钟(两位数),同时数 码管应无闪烁问题 (2) 通过按键分别实现时、分、秒信息的调整,方便用户

    2024年02月11日
    浏览(47)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包