使用Synplify综合的好处
下面的说法来自网上:
- 综合时间更好,综合出来所使用的逻辑更少
- 综合的时序更好
在IC设计中,使用Synplify综合+Vivado组合比较多。synplify 用于生成网表,然后将网表倒入FPGA中,进行布局布线等操作。
synplify的教程
Libero集成开发环境中Synplify应用与提高-Microsemi(Actel) FPGA开发工具——周立功Libero集成开发
界面还是很简单的
勾选上Symbolic FSM Compiler和Resource Sharing。 双击logic constraints 打开fdc约束,如下所示
因为约束主要还是在后面vivado中进行约束,因此在synplify中我只约束了时钟。(这个在前面一张图右上角中,也有设置一次时钟周期)。如果是没有带vivado IP核的工程,就可以点击run生成网表文件了。
如果是有带vivado ip核的,那么还要添加ip核到工程中。(默认是在vivado以及有一个能够运行的工程了,或者也可以建立一个空的工程,要先创建ip核,导出ip核信息,synplify综合才能过。)
如果问题最下面的问题1,那么需要先reset output products, 在generate生成一次ip核内容。要有.xci文件、stub文件,dcp文件。
xci文件是后面vivado综合网表的时候使用;stub文件用于配合synplify第三方综合工具推断ip,下面是xilinx对于stub文件的解释。dcp文件
dcp文件是xilinx加密的hdl ip核代码,dcp参考
方法1(无效)
Vivado与Synplify联合设计FPGA
在synplify文件中,import -> add vivado ip -> 添加xci文件, 我试了好久,没有用,synplify综合会出error, 还是无法找到vivado ip核。
方法2
在synplify中,将vivado ip核先设置为黑盒,使用ip核输出的()_stub.v文件来提供相关信息。在文件列表中,把这个()_stub.v文件添加到synplify工程即可。
Run后在我们输出目录下,会有edf网表文件。
VIVODO工程
和平时工程不同的是,在新建工程的时候,Project Type选择 post-synthesis project(平时设计都是用RTL Project), 然后把edf网表文件添加到工程中。
添加我们添加ip核信息。这里不是重新创建ip核,而是添加之前synplify使用到的ip核xci文件,他会识别dcp文件添加到工程中一起综合。
最后添加xdc约束文件。工程目录如下图所示。
最后生成bitstream,下载到FPGA中。
遇到的问题
问题1:vivodo编译提示: Please open this sub-design and generate with synth_checkpoint_mode as ‘Singular’ in original project before adding it to current project. (或者找不到IP核的DCP文件)文章来源:https://www.toymoban.com/news/detail-511082.html
解决方法:生成IP核的工程,reset ip核,重新生成一次。文章来源地址https://www.toymoban.com/news/detail-511082.html
到了这里,关于如何使用Synplify综合vivado带IP核的工程的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!