Vivado创建项目和仿真-Toy模板网

这篇具有很好参考价值的文章主要介绍了Vivado创建项目和仿真。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

一、创建项目

Create Project:

Vivado创建项目和仿真

Next：

Vivado创建项目和仿真

填写项目名，选择项目位置，Next：

Vivado创建项目和仿真

选择RTL项目，勾选Do not specify sources at the time，即不添加源文件，Next：

Vivado创建项目和仿真

选择芯片类型，Next：

Vivado创建项目和仿真

Finish：

Vivado创建项目和仿真

二、添加Verlog设计文件

1. 添加t.v文件

Add Sources：

Vivado创建项目和仿真

选择第二个，Next：

Vivado创建项目和仿真

Create File：

Vivado创建项目和仿真

选择文件类型，填写文件名，OK：

Vivado创建项目和仿真

Finish：

Vivado创建项目和仿真

定义模块输入输出端口，暂时不设置，直接OK：

Vivado创建项目和仿真

2. 编写文件

双击打开文件：

Vivado创建项目和仿真

编写:

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/09/10 16:06:39
// Design Name: 
// Module Name: t
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module t(
    input   wire    a,
    input   wire    b,
    
    output  wire    c,
    output  wire    d,
    output  wire    e,
    output  wire    f
);

    assign c = ~a;
    assign d = a & b;
    assign e = a | b;
    assign f = a ^ b;


endmodule

三、添加仿真文件

1. 添加t_tb.v文件

Vivado创建项目和仿真

添加仿真文件，填写名称：

Vivado创建项目和仿真

OK：

Vivado创建项目和仿真

Yes：

Vivado创建项目和仿真

2. 编写文件

打开文件：

Vivado创建项目和仿真

编写：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/09/10 16:48:54
// Design Name: 
// Module Name: t_tb
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module t_tb(

    );
    
    parameter   CYCLE   =   20;
    
    reg     clk;
    
    reg     a;
    reg     b;
    
    wire    c;
    wire    d;
    wire    e;
    wire    f;
    
    
    always #(CYCLE / 2) clk = ~clk;
    
    initial begin
        clk = 0;
        a = 1'b0;
        b = 1'b0;
        repeat(10) begin
            a = {$random};
            b = {$random};
            # (CYCLE * 5);
        end
        
        $finish;
    end
    
    
    t t_t(
       /*input   wire*/  .a(a),
       /*input   wire*/  .b(b),

       /*output  wire*/  .c(c),
       /*output  wire*/  .d(d),
       /*output  wire*/  .e(e),
       /*output  wire*/  .f(f)
    );
    
endmodule