文章来源:https://www.toymoban.com/news/detail-514381.html
原因:连接模块端口的中间变量应该使用wire类型,而不是reg类型文章来源地址https://www.toymoban.com/news/detail-514381.html
到了这里,关于Error (10663): Verilog HDL Port Connection error at rom_ctrl.v(64): output or inout port “q“ must be的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!