Verilog实现四位加/减法器（逻辑表达式）-Toy模板网

这篇具有很好参考价值的文章主要介绍了Verilog实现四位加/减法器（逻辑表达式）。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

起因是老师要我们以逻辑表达式的形式交作业，强调是逻辑表达式，在网上找了许久，没有找到，便从一些文章中找到了灵感，特分享

说明： 此代码为四位加/减法器的Verilog代码实现（用的是逻辑表达式）

第一种表达：


module plus (
    input [3:0] P,
    input [3:0] G,
    input op,
    output [3:0] C
);
    /*
参数说明
op 是运算符号，op = 0时是加法， op = 1时是减法
P 和 G 是两个操作数，C 是结果
即 P op G = C
*/

    // 定义一个变量辅助计算
    wire [3:0] ci;
    // 用ci记录进位，异或运算进行不进位加法
    assign C[0]  = (G[0] ^ op) ^ P[0] ^ op;
    assign ci[1] = (G[0] ^ op) & P[0] | op & ((G[0] ^ op) | P[0]);

    // 计算第二位的结果和进位
    assign C[1]  = (G[1] ^ op) ^ P[1] ^ ci[1];
    assign ci[2] = (G[1] ^ op) & P[1] | ci[1] & ((G[1] ^ op) | P[1]);

    // 计算第三位的结果和进位
    assign C[2]  = (G[2] ^ op) ^ P[2] ^ ci[2];
    assign ci[3] = (G[2] ^ op) & P[2] | ci[2] & ((G[2] ^ op) | P[2]);

    // 计算第四位的结果
    assign C[3]  = (G[3] ^ op) ^ P[3] ^ ci[3];

endmodule
//~ `New testbench

`timescale 1ns / 10ps

module tb_plus;

    // plus Inputs
    reg  [3:0] P = 0;
    reg  [3:0] G = 0;
    reg        op = 0;

    // plus Outputs
    wire [3:0] C;

    plus plus (
        .P (P[3:0]),
        .G (G[3:0]),
        .op(op),
        .C (C[3:0])
    );

    initial begin
	// 测试样例1：
	// 2 + 4 = 6
        P  = 4'b0010;
        G  = 4'b0100;
        op = 0;
        #5;
	// 测试样例2：
	// 9 + 3 = C
        P  = 4'b1001;
        op = 0;
        G  = 4'b0011;
        #5;
	// 测试样例3：
	// 8 + 2 = A
        P  = 4'b1000;
        G  = 4'b0010;
        op = 0;
        #5;
	// 测试样例4：
	// A - 4 = 6
        P  = 4'b1010;
        G  = 4'b0100;
        op = 1;
        #5;
	// 测试样例5：
	// 9 - 7 = 2
        P  = 4'b1001;
        G  = 4'b0111;
        op = 1;
        #5;
	// 测试样例6：
	// C - 1 = B
        P  = 4'b1100;
        G  = 4'b0001;
        op = 1;
        #5;
        $stop;
    end

endmodule

第二种表达：


module plus (
    input [3:0] P,
    input [3:0] G,
    input op,
    output [3:0] C
);
    /*
参数说明
op 是运算符号，op = 0时是加法， op = 1时是减法
P 和 G 是两个操作数，C 是结果
即 P op G = C
*/

    // 定义一个变量辅助计算
    wire [3:0] ci;
    // 用ci记录进位，异或运算进行不进位加法
    assign C[0]  = (G[0] ^ op) ^ P[0] ^ op;
    assign ci[0] = ((G[0] ^ op) & P[0]) || ((G[0] ^ op) & op) || (P[0] & op);

    // 计算第二位的结果和进位
    assign C[1]  = (G[1] ^ op) ^ P[1] ^ ci[0];
    assign ci[1] = ((G[1] ^ op) & P[1]) || ((G[1] ^ op) & ci[0]) || (P[1] & ci[0]);

    // 计算第三位的结果和进位
    assign C[2]  = (G[2] ^ op) ^ P[2] ^ ci[1];
    assign ci[2] = ((G[2] ^ op) & P[2]) || ((G[2] ^ op) & ci[1]) || (P[2] & ci[1]);

    // 计算第四位的结果
    assign C[3]  = (G[3] ^ op) ^ P[3] ^ ci[2];

endmodule
//~ `New testbench

`timescale 1ns / 10ps

module tb_plus;

    // plus Inputs
    reg  [3:0] P = 0;
    reg  [3:0] G = 0;
    reg        op = 0;

    // plus Outputs
    wire [3:0] C;

    plus plus (
        .P (P[3:0]),
        .G (G[3:0]),
        .op(op),
        .C (C[3:0])
    );

    initial begin
        $dumpfile("a.vcd");
        $dumpvars;

	// 测试样例1：
	// 2 + 4 = 6
        P  = 4'b0010;
        G  = 4'b0100;
        op = 0;
        #5;
	// 测试样例2：
	// 9 + 3 = C
        P  = 4'b1001;
        op = 0;
        G  = 4'b0011;
        #5;
	// 测试样例3：
	// 8 + 2 = A
        P  = 4'b1000;
        G  = 4'b0010;
        op = 0;
        #5;
	// 测试样例4：
	// A - 4 = 6
        P  = 4'b1010;
        G  = 4'b0100;
        op = 1;
        #5;
	// 测试样例5：
	// 9 - 7 = 2
        P  = 4'b1001;
        G  = 4'b0111;
        op = 1;
        #5;
	// 测试样例6：
	// C - 1 = B
        P  = 4'b1100;
        G  = 4'b0001;
        op = 1;
        #5;
        $finish;
    end

endmodule