一、FPGA开发流程
打开软件→新建工程→设计输入(verilog代码)→配置工程(I/O引脚复用)→分析与综合(对设计输入进行分析,检查是否有语法错误)→分配引脚(根据原理图分配)→编译工程(生成sof文件)→下载程序
二、Quartus II 13.1软件
1.新建工程
2.添加设计文件
3.分析与综合
4.分配引脚
或
找到工程路劲下的.qsf文件,直接添加或修改引脚
或
创建一个tcl文件,里面写好引脚配置,再添加到工程
5.编译工程
6.下载
有两种下载方式,sof文件和jic文件下载,sof是下载到FPGA芯片里面执行的,断电重启后就不执行了,jic文件是下载FPGA flash里面,断电重启后会执行。
sof文件下载
jic文件下载
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