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在用vivado综合代码时，发现utilization资源利用率很少，查了一下各个模块的LUT使用情况，发现只有.v ，而没有.sv文件。查了下原因主要是synthesis缺少了选项。
1、design sources中右键相关source files的属性选择type为SystemVerilog
2、右键synthesis，选择setting，在More Options选项处 加上指令 -sfcu
文章来源：https://www.toymoban.com/news/detail-520695.html
最后综合后查看LUT资源就会发现把整个.sv的模块也综合进去了。文章来源地址https://www.toymoban.com/news/detail-520695.html
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SystemVerilog Assertion(SVA)–断言 一言以蔽之：断言是设计属性的描述。 如果一个在模拟中被检查的属性(property)不像我们期望的那样表现，那么这个断言失败。 如果一个被禁止在设计中出现的属性在模拟过程中发生，那么这个断言失败。 一系列的属性可以从设计的功能描述中推
