全数字锁相环基本原理讲解-Toy模板网

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锁相环基本介绍

数字锁相环原理,硬件工程,硬件架构

1、锁相环基本原理

锁相环是一个典型的负反馈系统。振荡器负责产生振荡时钟信号，振荡器的输出时钟信号被反馈环路采样后与输入参考时钟信号经由相位检测器进行比较，生成相位误差信号，经过滤波器滤波后，反馈给振荡器对输出时钟信号的频率进行调节。低通滤波器主要是对相位误差信号的高频噪声分量进行滤波，除去杂散信号。相位检测器对输出时钟信号与输入参考时钟信号的频率和相位进行比较生成相位误差信号。

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2、模拟电荷泵锁相环

基本结构：鉴频鉴相器，电荷泵，无源滤波器，压控振荡器，分频器等模块

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3、两者性能对比：

全数字锁相环，相比于模拟电荷泵锁相环，其大部分模块都由数字电路所替代。模拟滤波器由离散数字滤波器替代，鉴频鉴相器与电荷泵由时间数字转换器替代，分频器可由数字电路实现。

一下是全数字锁相环和模拟电荷泵锁相环的性能比较表

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从上可得出目前主流的为全数字锁相环。

4、全数字锁相环的发展历史及近年研究现状

4.1全数字锁相环发展历史

锁相环在现代集成电路设计中具有广泛的应用场景，例如射频收发系统、无线传感网络以及高性能数字电路等领域。对于锁相环的研究可以追溯到上个世纪30年代，1932年法国的H. De Bellescize提出了第一代锁相环，其由分立元器件构成，电路结构较为复杂而且功能简单。1965年左右，出现了第一块锁相环集成电路芯片。这个时期的锁相环均通过模拟电路技术来设计，因此PLL的设计较为复杂。该结构的PLL由鉴相器、RC滤波器和振荡器组成，

通常被叫做线性锁相环。随着集成电路工艺的发展，到 20世纪70年代，锁相环逐渐被应用 [13]。随后，出现了“电荷泵锁相环”，即我们现在常说的传统的模拟锁相环。该结构的PLL 的鉴相器部分采用数字电路来实现，而其余模块，如电荷泵、振荡器等仍需要通过模拟电路来实现。传统的模拟锁相环锁定相位差小、捕获范围广，深受电路设计者的青睐。至今，传统的模拟锁相环的使用仍然很广泛。2003年，Staszewski完整地提出了ADPLL的结构。自此，ADPLL得到人们的广泛关注和研究。

4.2近十年研究现状

锁相环是任何需要时钟信号的电子系统不可或缺的一部分，经过多年的发展与创新，已经广泛用于各种应用中，例如用于高速串行I/O的时钟和数据恢复电路以及用于射频收发器和 ADC的频率合成器等。但随着摩尔定律的推动，工艺尺寸的不断缩小，流片成本的增加。如何实现高集成度、低抖动以及高调谐范围的锁相环频率合成器，成为了国内外集成电路设计工程师新的挑战，并推动着他们不断探索与创新。

2013年，Bo Shen等人提出了一种基于28 nm CMOS工艺的ADPLL，其作为高速ADC的低噪声时钟。该ADPLL采用短跨度TDC，覆盖了参考时钟和反馈时钟相位差所需要的范围，量化范围为6ps，实现了小于1ps的高分辨率，降低了电路的功耗和面积，改善了相位噪声。该 PLL采用1.8V的电源电压，参考时钟为50 MHz， RMS小于230 fs，功耗为8.5 mW，芯片面积为0.07 mm2。

2016年，Lotfy等人基于65nm工艺提出了一种混合式ADPLL架构。混合式ADPLL 架构利用两个可合成的低分辨率时间数字转换器来实现快速锁定，一旦处于锁定状态，便会切换至Bang-Bang的架构。这种混合架构可以使ADPLL在不到1μs的时间内实现锁定，且功耗仅为5.1mW，总面积为85×150μm2 。

2016年，Tripathi等人基于45nm工艺提出了一种全数字锁相环的节能设计。该结构的全数字锁相环使用功率优化的数字环路滤波器而不是传统的环路滤波器。数字环路滤波器的功率优化是在不降低整个系统性能的情况下借助时钟门控技术进行的。测试结果表明该全数字锁相环的功耗为0.704μW，中心频率为625KHz，总芯片面积为207μm2 。

2018年，Staszewski等人基于28nm工艺设计出一种由0.5V单电源供电的超低压分数 ADPLL。该ADPLL的数控振荡器直接工作在0.5V，在40 MHz参考电压下功耗仅1.6mW，并可以实现0.86ps的均方根抖动。

2019年，Yan等人基于55nm工艺设计了一种应用于物联网的低功耗高带内杂散抑制 ADPLL。该结构采用快照时间数字转换器（Time-to-Digital Converter，TDC）和数字时间转换器（Digital-to-timeconverter，DTC）的组合减少功耗，通过多步锁定控制和振荡器调谐字预测算法减少锁定时间。该ADPLL的有效面积为0.88mm2, 在1.8GHz时的功耗为4mW。

2020年，Levinger等人基于40nm工艺设计出一种抖动低于90fs的低功耗亚采样 ADPLL。ADPLL中的数控振荡器采用折叠共模谐振器结构，在保持紧凑设计的同时优化了环路的相位噪声。在0.1/1/10MHz频偏下，在10.6GHz处测得的相位噪声分别为-105.2/-109/- 124.85 dBc/Hz，面积仅为0.24mm2。

2017年，中科院的赵章等人基于65nm工艺设计出一种18-23GHz的次谐波注入锁定 ADPLL。采用注入锁定分频器辅助的自适应对准技术，在输出频率高于20GHz时自适应调整注入定时。可以产生18GHz至23GHz的频率范围，从1kHz到100MHz积分的均方根抖动为 57.4fs，功耗为13.7mW。

2018年，北京大学的张哲瑞等人基于40nm工艺，提出了一种基于环形振荡器的分数N ADPLL的相位噪声消除方案。该方案采用高分辨率时间数字转换器对环形振荡器输出和参考信号之间的上升沿时序误差进行采样，并采用匹配的数字时间转换器来补偿这些时序误差，可以同时抑制环形振荡器的带内和带外相位噪声。在1MHz偏移处的相位噪声为-140dBc/Hz。

2019年，香港科技大学的黄志强等人基于65nm工艺，提出了一种针对宽带调谐范围和低相位噪声的W波段全数字锁相环。基于分离式变压器、双路开关电容器以及时钟偏斜采样时间数字转换器结构，该全数字锁相环在10MHz偏移处的相位噪声为-110dBc/Hz，核心面积0.36mm2。

2019年，北京大学的江浩云等人基于40nm工艺提出了一种使用重定时高线性数字相位内插器的小数N全数字锁相环。该内插器结构利用电荷共享效应不敏感的特性来提高线性度，可实现 9 位分辨率、0.3ps 积分非线性和 0.083ps 微分非线性。该结构下的全数字锁相环在1MHz下实现-118dBc/Hz带内相位噪声和-93.9dBc分数杂散。

2021年，刘仁杰等人基于90nm工艺提出了一种基于自举和插值方案的具有多相数控振荡器的ADPLL。自举环形振荡器可以将输出电压升压到高于电源电压的水平，使振荡器可以在低电源电压应用中工作。功耗仅为2.94uW，在最坏情况下，均方根抖动小于0.42％。

通过对国内外众多优秀锁相环产品的调研与研究，可以发现，基于环形振荡器的锁相环可以得到较宽的调谐范围，但是相位噪声要显著差于LC振荡器，不能应用于如射频收发机这种对噪声要求很高的芯片。相反，基于LC振荡器的锁相环可以得到很好的相位噪声，却只能实现很小的调谐范围，不适合应用于如时钟产生器这种对调谐范围要求较高的芯片。本文基于时钟产生器的设计目标，在环形振荡器的高调谐范围优势的基础上，通过高分辨率数字-模拟转换器（Digital-Analog Converter，DAC）的辅助，去设计一款低抖动、低功耗以及高集成度的全数字锁相环电路。