FPGA 学习笔记：Vivado 生成的 Bitstream bit 文件超大的解决方法

9月前作者：张世争分类：Toy博客阅读(59) 违法举报

这篇具有很好参考价值的文章主要介绍了FPGA 学习笔记：Vivado 生成的 Bitstream bit 文件超大的解决方法。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

前言

最近学习FPGA，使用Vivado，照着开发板例程，写了个流水灯的Verilog程序，配置好引脚约束后，下载到开发板，发现下载的速度有点慢，我一查看生成的 bit文件，发现竟然接近11MB。
开始以为是 Vivado 版本出了问题，我先后更换为 Vivado 2018.2 Vivado 2019.2 Vivado 2022.2，生成的 bit 文件，竟然惊奇的一致。

vivado压缩bit文件,FPGA开发技术,fpga开发,学习文章来源地址https://www.toymoban.com/news/detail-535943.html

开启查看写的代码，发现只写了简单的几句，依旧是接近 11MB，这样生成的 bin文件，固化到 SPI Flash，会相当的慢

bit 文件瘦身

因为之前的一个工程，生成的 bin 文件比较的小，并且代码量很大，所以我对比了一下工程，发现约束文件里，一个配置项没有开启，我开启后，发现生成的代码变小为之前的 1/10左右，也就是不到1MB了

set_property CONFIG_VOLTAGE 3.3 [current_design]
set_property CFGBVS VC

到了这里，关于FPGA 学习笔记：Vivado 生成的 Bitstream bit 文件超大的解决方法的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：如若内容造成侵权/违法违规/事实不符，请点击违法举报进行投诉反馈，一经查实，立即删除！

分享到：

领支付宝红包赞助服务器费用

Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错，如何在不重新Implentation情况下生成bit？

[DRC NSTD-1] Unspecified I/O Standard: 1 out of 9 logical ports use I/O standard (IOSTANDARD) value \\\'DEFAULT\\\', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it i

2024年01月19日
浏览(61)
【FPGA】Xilinx vivado生成.dcp文件的方法

DCP文件是vivado软件生成的网表文件，主要起到加密的作用，在不需要提供源代码的情况下运行工程。首先，需要新建工程，工程顶层文件就是生成后dcp文件的名称，然后在vivado-Tool-setting-project-setting-synthesis路径下，在More options中输入-mode out_of_context（综合时不产生IO buffer），

2024年04月12日
浏览(49)
Bitstream:stanbsbitfile.c:3408:1.57 - Incorrect number of bits in bitstream

使用Spartan 6的FPGA，经常报这个错误。 Map属性设置，other map command line options 里面写上语句 \\\"-convert_bram8\\\"，强制按8bit进行block ram初始化，然后就好了。可以试一下

2024年02月16日
浏览(40)
FPGA 学习笔记：Vivado 工程更改FPGA 型号

FPGA 不同系列，型号有些区别，并且不同型号FPGA 工程生成的 bit 文件，无法下载当前最好的方式是每个型号都重新创建一个工程，不过这样多少有点繁琐，Vivado可以更改FPGA型号设置里面，可以查看当前的FPGA型号也可以通过【Window】 - 【Project Summary】，查看当前工程的FPGA

2024年02月11日
浏览(44)
FPGA 学习笔记：Vivado 工程管理技巧

当前使用 Xilinx 的 FPGA，所以需要熟悉 Xilinx FPGA 的开发利器 Vivado 的工程管理方法这里初步列举一些实际 Xilinx FPGA 开发基于 Vivado 的项目使用到的工程的管理技巧做过嵌入式软件或者其他软件开发的工程技术人员，都会想到使用代码管理工具，如 SVN 、Git 等对代码进行管理

2024年02月09日
浏览(38)
FPGA入门学习笔记（十三）Vivado实现按键消抖

四种状态按键未按下：静止状态呈高电平；按下过程中：抖动状态呈高低电平；按键已按下：静止状态呈低电平；释放过程中：抖动状态呈高低电平。按键消抖思路：区别于单片机使用20ms延时判断电平正负，FPGA中采用电平保持计时，若时间长度超过20ms则认为发生了一次

2024年02月04日
浏览(71)
FPGA vivado IP核学习笔记——单端口RAM

1. 新建IP 在IP Catalog中找到Block Memory Generator 2. 基本配置 ①在 Component Name 位置可以修改IP名字 ② Interface Type 选择接口类型，有Native（常规）和AXI4两种，AXI4常用于软核控制FPGA或ZYNQ中PS端控制FPGA时使用 ③ Generate address interface with 31 bits ，将地址深度固定在32bit ④ Memory Type : 有一

2024年04月29日
浏览(40)
FPGA 学习笔记：Vivado 2018.2 MicroBlaze 启动 SDK

Vivado 2018.2，配置好 MicroBlaze Uartlite等Block Design后，生成了 bin、bin文件，此时烧写到FPGA板子上，发现没有任何动静，所以需要 SDK的支持这里使用的Vivado 2018.2，最新的 Vivado版本，如 Vivado 2020.2，启动的SDK 是：Vitis，启动方式稍微有点不同，后面补充 Vivado 2020.2版本的操作方法

2024年02月12日
浏览(52)
FPGA 学习笔记：Vivado simulation 仿真波形二进制显示

最近在学习FPGA，发现除了烧写到FPGA上验证功能，最有效的方式就是软件仿真软件仿真：simulation，就像是模拟器一样，写好测试用例，然后看是否可以输出想要的结果，用于验证FPGA逻辑的准确性当前仿真成功后，还是需要真机实测验证当前安装了好几个版本的Vivado ，当然

2024年02月12日
浏览(57)
FPGA入门学习笔记（十）Vivado设计状态机实现UART多字节数据发送

使用串口发送5个字节数据到电脑 1、ADC采样的结果为12位，如何使用串口发送 2、16位数据，如何通过串口发送 3、多个字节的数据，如何通过串口发送 UART规定，发送的数据位只能有6、7、8位，若直接修改发送位数，接收模块将不适配。两种情况： 1、没有开始发送（上一次的

2024年02月12日
浏览(50)