FPGA中光纤，ddr3，srio数据传输速率、带宽分析

7月前作者：lemons@ 分类：Toy博客阅读(26) 违法举报

这篇具有很好参考价值的文章主要介绍了FPGA中光纤，ddr3，srio数据传输速率、带宽分析。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

需求分析：FPGA通过光纤接收数据，将接受的数据写入ddr中，再通过srio将数据传递给dsp。光纤传输的数据量为17万个32bit数据。

光纤速率分析：由于在光纤IP核中设置的速率为3.125G，单位bit。数据位宽为16bit。又由于光纤传输数据会进行8b/10b编码。因此单根光纤本地的传输速率为 3.125*0.8/16=156.25Mbit/s（即ip核的时钟为156.25M），因此总速率为156.25*16bit

DDR速率分析：由于ddr输入的实际物理宽度，即input进来的数据宽度为32bit。在ddr3的IP核中设置的clock period为800M（由于DDR在时钟上升都传输数据），所以实际传输速率为1600Mbit/s。所以总速率为1600*32=51200Mbit/s=6400Mbyte/s=6.25Gbyte/s。（由于ddr的axi接口时钟位宽为256bit，因此uiclk=1600*32/256=200M）。

srio速率分析：由于srio的ip核中设置速率为3.125G，由于是X4，因此算上效率后，srio传输速率为1GB/s。

经分析ddr3的传输速率大于光纤与srio的传输速率。因此需要考虑在一个驻留内，按光纤速率计数数据量是否能够完全存入ddr中，以及在开始读ddr到驻留结束，数据是否能按照srio传递速率转发。

还需注意的是如果在读ddr的时候同时还有数据写入ddr的话，ddr的读写速率会慢很多。此时光纤传递的数据可能会丢失。

文章来源地址https://www.toymoban.com/news/detail-541253.html

到了这里，关于FPGA中光纤，ddr3，srio数据传输速率、带宽分析的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：如若内容造成侵权/违法违规/事实不符，请点击违法举报进行投诉反馈，一经查实，立即删除！

分享到：

领支付宝红包赞助服务器费用

Xilinx FPGA DDR3设计（三）DDR3 IP核详解及读写测试

引言：本文我们介绍下Xilinx DDR3 IP核的重要架构、IP核信号管脚定义、读写操作时序、IP核详细配置以及简单的读写测试。 7系列FPGA DDR接口解决方案如图1所示。图1、7系列FPGA DDR3解决方案 1.1 用户FPGA逻辑（User FPGA Logic）如图1中①所示，用户FPGA逻辑块是任何需要连接到外部

2024年02月06日
浏览(41)
【FPGA】MIG DDR3读写逻辑测试

笔者在之前通过microblaze软核的方式实现了DDR3芯片的读写测试，当时对于Xilinx MIG DDR控制器的理解还比较肤浅。还是想通过控制用户接口时序的方式来读写DDR，扩展和加深自己对DDR的理解。 MIG IP核配置请看我的前一篇文章【FPGA测试】Microblaze测试DDR读写_microblaze

2024年01月22日
浏览(32)
FPGA(Verilog)实现uart传输协议传输数据(含仿真)

目录实现功能： 1.接收uart串行数据，输出并行数据(1byte)。 2.输入并行数据(1byte)，输出uart串行数据。 3.完成uart传输的1次环回。 uart协议的1帧数据传输模块封装-port设置 Verilog代码实现 1.uart接收模块:接收串行数据,输出并行数据和其有效标志。仿真结果： 2.uart发送模块:接收

2024年04月16日
浏览(34)
基于紫光同创 FPGA 的 DDR3 读写实验

此篇为专栏《紫光同创FPGA开发笔记》的第二篇，记录我的学习FPGA的一些开发过程和心得感悟，刚接触FPGA的朋友们可以先去此专栏置顶《FPGA零基础入门学习路线》来做最基础的扫盲。本篇内容基于笔者实际开发过程和正点原子资料撰写，将会详细讲解此 FPGA 实验的全流程

2024年01月20日
浏览(42)
【Xilinx FPGA】DDR3 MIG IP 仿真

Memory Interface Generator (MIG 7 Series）是 Xilinx 为 7 系列器件提供的 Memory 控制器 IP，使用该 IP 可以很方便地进行 DDR3 的读写操作。本文主要记录 Xilinx DDR3 MIG IP 的仿真过程，包括 IP 配置和 DDR3 读写仿真两部分内容。目录 1 MIG IP 配置 2 DDR3 读写仿真在 Vivado 开发平台 IP C

2024年02月09日
浏览(37)
【Quartus FPGA】EMIF DDR3 读写带宽测试

在通信原理中，通信系统的有效性用带宽来衡量，带宽定义为每秒传输的比特数，单位 b/s，或 bps。在 DDR3 接口的产品设计中，DDR3 读/写带宽是设计者必须考虑的指标。本文主要介绍了 Quartus FPGA 平台 EMIF 参数配置，以及测试 DDR3 读写带宽的过程，FPGA 器件型号是 Cyclone 10 GX

2024年02月13日
浏览(32)
FPGA入门 —— DDR3(MIG IP 核) 入门

DDR 简介 DDR=Double Data Rate双倍速率同步动态随机存储器。严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，其中，SDRAM 是Synchronous Dynamic Random Access Memory的缩写，即同步动态随机存取存储器。而DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。 SDRAM在一个时

2024年01月16日
浏览(43)
FPGA千兆网口数据传输MDIO接口——FPGA学习笔记3

是当今现有局域网采用的最通用的通信协议标准，它规定了包括物理层的连线、电子信号和介质访问层协议的内容。成本低，通信速率高，抗干扰能力强。标准以太网：10Mbit/s 快速以太网：100Mbit/s 千兆以太网：1000Mbit/s ......... 以太网和千兆网口其实不完全相同。

2024年03月24日
浏览(34)
【Xilinx FPGA】DDR3 MIG 时钟管脚分配

之前在验证 FPGA 板卡的芯片管脚时，所用的测试工程使用内部 PLL 生成的时钟作为 DDR3 的参考时钟。后来尝试将参考时钟改为外部 100M 晶振时钟，发现 MIG IP 配置工具找不到相应管脚，于是学习并梳理了 Xilinx DDR3 MIG IP 时钟管脚的分配规则，在这里做个记录。目录 1 MIG 时钟

2024年02月06日
浏览(35)
FPGA-基于AXI4接口的DDR3读写顶层模块

AXI4（Advancede Xtensible Interface 4）是一种高性能、高带宽的总线接口协议，用于在系统级芯片设计中连接不同的IP核（Intellectual Property）或模块。它是由ARM公司开发的，被广泛应用于各种SoC（System-on-Chip）设计中。 AXI4接口协议定义了一组规范，用于描述数据传输、地址传输、控

2024年04月15日
浏览(42)