Quartus17.1调用IP核生成inst.v文件调用

这篇具有很好参考价值的文章主要介绍了Quartus17.1调用IP核生成inst.v文件调用。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

前言

使用Quartus17.1时,难免会需要调用ip核,目前我会使用的有2种方法,一是通过platform生成qsys文件调用,二是IP Catalog生成inst.v文件调用,第一种方法的使用请(戳我【后续会写】),下面详细记录第二种方法的使用(以PLL为例,这是一个分频、倍频的ip核)。

调用ip核生成inst.v

打开IP Catalog面板

如果是第一次使用或者把IP Catalog关掉的后想打开,如下图所示,在工具栏中的Tools里面点击IP Catalog就可以在工程的右侧看到IP Catalog控制面板了

quartus调用ip,FPGA学习记录,fpga开发,Powered by 金山文档

调用PLL的ip核

如下图所示,在输入栏中输入需要使用的ip核的全称或者缩写PLL,选择对应的双击

quartus调用ip,FPGA学习记录,fpga开发,Powered by 金山文档

输入将要生成的ip核的存放文件夹以及你想要的ip名字,我就直接用默认文件夹了,然后输入我想要的ip名PLL(这个可以任意),点击OK即可

quartus调用ip,FPGA学习记录,fpga开发,Powered by 金山文档

PLL ip核配置

输入时钟配置

按照需要对PLL进行配置时钟输出,我是用的小梅哥AC609、正点原子的新起点开发板的板载时钟输入50MHz,配置系统时钟输入50MHz

quartus调用ip,FPGA学习记录,fpga开发,Powered by 金山文档
quartus调用ip,FPGA学习记录,fpga开发,Powered by 金山文档
输出时钟配置

在该界面启用clk c0的输出,然后输入我希望他输出的频率100MHz,也就是二倍频,你可以按照你自己的需要去进行配置,这篇博客主要记录怎么生成inst.v文件,不赘述PLL的具体使用。

quartus调用ip,FPGA学习记录,fpga开发,Powered by 金山文档
勾选inst.v文件输出

如下图所示,勾选PLL_inst_.v,finish,Yes。

quartus调用ip,FPGA学习记录,fpga开发,Powered by 金山文档
quartus调用ip,FPGA学习记录,fpga开发,Powered by 金山文档

调用inst.v

例化inst.v文件

将inst.v中的内容复制到顶层文件中进行调用,你可以先用Notepad、记事本打开,亦可以先把inst.v添加到这个工程里面打开,但是编译的时候不要把他添加到工程里面,他是内部调用的,添加进去会报错

quartus调用ip,FPGA学习记录,fpga开发,Powered by 金山文档
quartus调用ip,FPGA学习记录,fpga开发,Powered by 金山文档

这样一个PLL的inst.v文件的生成和调用就都完成了文章来源地址https://www.toymoban.com/news/detail-567037.html

到了这里,关于Quartus17.1调用IP核生成inst.v文件调用的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • Quartus 18.1 PD平台封装IP核

    首先打开quartus中的PD平台,点击左上角file,选择new component 填写ip核名称,以及展示名称 点击file选项卡,然后在文件夹中选择我们需要的封装的文件 然后点击编译分析文件 然后点signalinterfaces选项卡 将as里的信号拉入avalon选项中,同时移除as选项 点击add interface,添加reset i

    2024年02月03日
    浏览(90)
  • 【FPGA】FFT测量信号频率(Quartus IP核)

    ​​​​​​​ 一、前言 二、FFT是什么(原理)? 三、FFT IP核参数介绍 四、仿真 0、文件完整结构 1、设置IP核 2、例化FFT,并完善顶层文件 3、利用matlab生成正弦波信号 4、导出变量x生成的正弦波数据 5、编写testbench 6、RTL Simulation 五、上板 1、matlab生成正弦波信号并导出m

    2024年04月28日
    浏览(37)
  • 如何用modelsim仿真包含quartus IP核的工程

    最近在仿真sdram,遇到了一些问题,现在解决了,写出来分享给大家。 问题: 使用quartus和modelsim联合仿真sdram的时候,tb文件中例化了sdram的top文件和sdram的仿真模型,这样会报错,我就想着直接在modelsim中仿真,但是由于模块中有quartus生成的ip核,只在modelsim中仿真也会报错,

    2024年02月03日
    浏览(46)
  • FPGA之Quartus II 自带的IP核的使用(IP核仅自己学习,未完成)

    1、锁相环:       锁相环是对接收到的信号进行处理,并从其中提取某个时钟的相位信息。锁相环由鉴相器、环路滤波器和压控振荡器组成。  锁相环原理图 鉴相器:         用来鉴别输入信号输入信号Ui与输出信号输出信号Uo之间的相位差相位差,并输出误差电压Ud。Ud

    2023年04月09日
    浏览(49)
  • 在quartus中使用FFT IP核最全教程(从入门到放弃)

      首先需要把需要的器材准备好,我使用的是quartus18.0,并且要使用IP核被破解的版本,不然无法使用其中的FFT和NCO,一定要注意,quartus对于版本非常敏感,一定要严格对应好版本 1、带IP的quartus18.0 2、modelsim,这个modelsim不能使用自己下载的modelsim,要去官网下载,对应版本的

    2024年02月14日
    浏览(37)
  • 【INTEL(ALTERA)】如何使用Tcl打开quartus IP自带的例程

    很多INTEL(ALTERA) IP生成的时候会 自带例程 ,如LVDS SERDES IP,在菜单Generate中可以选择生成官方例程。 之后会在IP所在目录下生产【lvds_0_example_design】文件夹,但在这个文件夹中并没有FPGA工程。 查看readme.txt。 This is the readme.txt file for the example design file set of the Altera LVDS SERDE

    2024年01月18日
    浏览(49)
  • FIFO(一) —— Quartus中FIFO IP核的学习与modelsim仿真

    1、 FIFO:(First In First Out),是有先进先出特性的缓存器,常被用于数据的缓存或者高速异步数据的交互。 2、 FIFO与普通存储器的区别在于:它没有外部读写地址线(其数据地址由内部读写指针自动加 1 完成),操作简单但不能指定某一地址。 3、主要包含两种:单时钟FIF

    2024年02月08日
    浏览(49)
  • Intel Quartus II IP之DP1.4 工程的创建与使用

    Win10电脑安装了Quartus 21.4,这可以满足绝大多数工程,特别是对于简单调用fifo/ram等的工程,但是想要学习Quartus的HDMI/DP等高速接口类IP,首先需要创建HDMI/DP IP的设计demo工程,此时还需要安装Eclipse与WSL(Windows Subsystem for Linux)。 具体安装方法参考: Intel开发环境Quartus、Eclip

    2024年01月18日
    浏览(44)
  • Quartus调用ModelSim进行仿真的步骤

    1.建立工程,在建立工程的第四步中的Simulation下选择Tool Name为ModelSim-Altera,再在后面的Format(s)中选择Verilog HDL。继续构建完工程; 2.在工程中写好程序,保存并编译,确定没有错误后进行下一步; 3.选择Tools菜单中的Options,在General中选择EDA Tool Options,在右边的列表中有Model

    2024年02月11日
    浏览(46)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包