1. Toy模板网首页
  2. > Toy博客

【FPGA】跨时钟域问题（二）(单bit信号跨时钟域 1. 电平同步器 2. 边沿同步器 3. 脉冲检测器)

7月前 作者：安静到无声 分类：Toy博客 阅读(33) 违法举报

这篇具有很好参考价值的文章主要介绍了【FPGA】跨时钟域问题（二）(单bit信号跨时钟域 1. 电平同步器 2. 边沿同步器 3. 脉冲检测器)。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

【FPGA】跨时钟域问题（二）(单bit信号跨时钟域 1. 电平同步器 2. 边沿同步器 3. 脉冲检测器)

作者：安静到无声 个人主页

作者简介：人工智能和硬件设计博士生、CSDN与阿里云开发者博客专家，多项比赛获奖者，发表SCI论文多篇。

Thanks♪(･ω･)ﾉ 如果觉得文章不错或能帮助到你学习，可以点赞👍收藏📁评论📒+关注哦！ o(￣▽￣)ｄ

ლ(°◕‵ƹ′◕ლ)希望在传播知识、分享知识的同时能够启发你，大家共同进步。ヾ(◍°∇°◍)ﾉﾞ

喜欢本专栏的小伙伴，请多多支持

【FPGA】FPGA快速入门_fpga入门
【FPGA】verilog牛客网刷题代码汇总_小波提升算法的verilog代码
【FPGA】跨时钟域问题（一）(建立时间保持时间和亚稳态)
【FPGA】跨时钟域问题（二）(单bit信号跨时钟域 1. 电平同步器 2. 边沿同步器 3. 脉冲检测器)
【FPGA】跨时钟域问题（三）异步FIFO的Verilog实现（格雷码）_格雷码跨时钟域客
【FPGA】AXI4总线介绍
【FPGA】FPGA-HDMI-图片Sobel滤波显示实验（ZYBO Z7）_soble滤波
【FPGA】FPGA-HDMI-彩条显示实验（ZYBO Z7）_fpga彩条实验
【FPGA】FPGA-HDMI-静态图片（灰度化）显示实验（ZYBO Z7）_hdmi verilog
【FPGA】半加器，全加器，串行加法和超前加法器_hls写全加器
【FPGA】Vivado简单双端口RAM 使用，问题探析_vivado双端口ram
【FPGA】基于verilog的CNN搭建缓存图片数据浅析_verilog 卷积的滑窗
【FPGA】基于Verilog搭建一个卷积运算单元的简单实现_verilog实现卷积运算
【FPGA】基于HLS的FPGA加速器设计——双缓冲的程序分析_fpga双缓冲流程图
【FPGA】对卷积的定点化运算理解与HLS的实现
【FPGA】定点数与浮点数简单解释_浮点数和定点数
【FPGA】硬件描述语言Verilog学习（一）_模块(and4(a,b,c))已设计好,正确的实例化语法
【FPGA】硬件描述语言Verilog学习（三）_verilog中波形相加应该用什么符号
【FPGA】硬件描述语言Verilog学习（二）_verilog
【FPGA】硬件描述语言Verilog学习（五）_verilog选择语句
【FPGA】verilog边学边练习（1）反相器_与非门_反相器verilog
【FPGA】verilog_边学边练习（2）二选一_四选一（组合逻辑电路）_用二选一选择器做四选一
【FPGA】verilog_边学边练习（3）补码转换_七段数码管译码（组合逻辑电路）_verilog求补码实现
【FPGA】verilog_边学边练习（4）计数器_四级伪随机码发生器（时序逻辑电路）
【FPGA】verilog_边学边练习（5） 秒计数器（时序逻辑电路）
【FPGA】verilog_边学边练习（6） 相邻点累加（时序逻辑电路）_相邻9点累加时序逻辑电路

电平同步器,FPGA,FPGA—Verilog与Hls学习与实践,fpga开发

1. 电平同步器

单bit信号跨时钟域最为简单的方法就是通过寄存器打两拍进行同步，也就是所谓的电平同步器。电路图如下所示：
电平同步器,FPGA,FPGA—Verilog与Hls学习与实践,fpga开发

图1 电平同步器

从图1可以看出，同步触发器有三个触发器构成，其中第一个触发器的时钟脉冲为CLOCK1，第2个和第3个触发器的时钟脉冲为CLOCK2，在两个时钟域之间的连接没有组合逻辑电路。其中在原时钟域下经过一个触发器主要为了消除毛刺。在进入第二个时钟域，我们需要进行打两拍，原因在系列文章——跨时钟域问题（一）(建立时间保持时间和亚稳态)，进行了详细的说明，主要为了避免进入亚稳态的情况。

根据图1电路我们可以知晓，信号在两个同步时钟周期以后，便可以成为新时钟域下的有效信号。考虑到时钟关系，信号的延时是新时钟域中的一到两个时钟周期。

但这样的电路有一个明显的局限性，可同步的信号需要满足较为苛刻的要求。从本质上说，就是信号必须要被新时钟域所采到，而不能有遗漏，因而原时钟域下的信号必须足够长。即：

从慢时钟域传递到快时钟域（快采慢）。信号肯定被采到，故最为适用。但此时输出信号一般为电平信号，如果要求获得与新周期等宽的脉冲信号，则不可用。

快时钟域传递到慢时钟域下（慢采快），传递的信号必须为较宽的电平信号，要求保持高电平或低电平一个同步时钟周期以上。和输入信号关系较大，不可传递原时钟周期的脉冲信号。因而不适用与快时钟传递到慢时钟。

源代码

`timescale 1ns/1ps

module level_syc(
    input  wire                         clk_1                      ,
    input  wire                         clk_2                      ,
    input  wire                         din                        ,
    input  wire                         rst_n                      ,
    
    output wire                         dout                        
);
	
reg                                     src_state                  ;
reg                                     src_state_d0, src_state_d1 ;
	
	//原时钟域信号寄存器输出，消除毛刺
    always @(posedge clk_1 or negedge rst_n)
    begin
        if(rst_n == 1'b0)
            src_state <= 1'b0;
        else
            src_state <= din;
    end
	
	//同步至新时钟域
    always @(posedge clk_2 or negedge rst_n)
    begin
        if(rst_n == 1'b0)
        begin
            src_state_d0 <= 1'b0;
            src_state_d1 <= 1'b0;
        end
        else
        begin
            src_state_d0 <= src_state;
            src_state_d1 <= src_state_d0;
        end
    end
	
    assign dout = src_state_d1;
	
endmodule

仿真代码

`timescale 1ns/1ps

module level_syc_tb();

reg                                     clk_1, clk_2, rst_n        ;
reg                                     din                        ;
	
	//		慢时钟域到快时钟域
    always
        begin
            #30 clk_1 = ~clk_1;
        end
    always
        begin
            #10 clk_2 = ~clk_2;
        end
	
	//		快时钟域到慢时钟域
/*    always
        begin
            #10 clk_1 = ~clk_1;
        end
    always
        begin
            #30 clk_2 = ~clk_2;
        end
*/
    initial
        fork
            clk_1 = 1'b1;
            din = 1'b0;
            #5 clk_2 = 1'b1;
            #10 rst_n = 1'b0;
            #50 rst_n = 1'b1;
			
			//慢时钟域到快时钟域
            #200 din = 1'b1;
            #260 din = 1'b0;

            #400 $stop;

			
			//快时钟域到慢时钟域，高电平持续两个同步时钟周期
/*            #320 din = 1'b1;
            #380 din = 1'b0;
			
			//快时钟域到慢时钟域，高电平持续小于两个同步时钟周期
            #800 din = 1'b1;
            #820 din = 1'b0;
*/
        join
		
    level_syc u1(.clk_1(clk_1),
    .clk_2                             (clk_2                     ),
    .rst_n                             (rst_n                     ),
    .din                               (din                       ),
    .dout                              (dout)                     ) 
				 
endmodule

仿真结果如图所示：

从慢时钟域传递到快时钟域（快采慢）。信号成功完成跨时钟域。同步延迟为80ns。
电平同步器,FPGA,FPGA—Verilog与Hls学习与实践,fpga开发

图2 从慢时钟域传递到快时钟域（快采慢）

快时钟域传递到慢时钟域下（慢采快）。第一个信号成功完成跨时钟域。第二个信号被滤掉。
电平同步器,FPGA,FPGA—Verilog与Hls学习与实践,fpga开发

图3 从快时钟域传递到慢时钟域（慢采快）

结论：
从快时钟域向慢时钟域传递时钟周期的脉冲信号时，信号很可能会被滤掉。结合波形图可得，信号必须持续至少一个同步时钟周期，才能确保肯定被采到，完成跨时钟域。考虑到跨时钟域下，时钟的相互关系并不确定，因而，采用电平同步器进行块到慢时钟域的跨越是不合理的。

2. 边沿同步（检测）器

边沿检测同步器在电平同步器的输出端增加一个触发器，新的触发器的输出经过反相后和电平同步器的输出进行与操作。这一电路会检测同步器输入的上升沿，产生一个与原时钟周期等宽、高电平有效的脉冲，如果将与门两个输入端交换使用，就可以构成一个检测输入信号下降沿的同步器。将与门改为与非门可以构成一个产生低电平有效脉冲电路。
电平同步器,FPGA,FPGA—Verilog与Hls学习与实践,fpga开发

图4 边沿检测同步器

该模块的实质是设计了一个三级的缓存，从左到右分别定义为Q0，Q1和Q2。其中检测上升沿和下降沿的方法与牛客网练习VL24 边沿检测是一致的。

  • 提取上边沿 pules = Q1 & (~Q2);
  • 提取下边沿 pulse = (~Q1) & Q2;
  • 提取双边沿 pulse = Q1 ^ Q2;

当一个脉冲进入一个更快的时钟域中时，边沿同步检测器可以工作的更好，这一电路会产生一个脉冲，用来指示输入信号的上升沿和下降沿。这种边同步器有一个限制，即输入脉冲的宽度必须大于同步时钟周期与第一个同步触发器所需保持时间之和。最保险的脉冲宽度是同步器时钟周期的两倍。如果是一个单时钟周期宽度脉冲进入一个较慢的时钟域，则这再同步器没有作用，这这种情况下，要采用脉冲同步器。

源代码

module edge_syc(
    input  wire                         clk_1                      ,
    input  wire                         clk_2                      ,
    input  wire                         din                        ,
    input  wire                         rst_n                      ,
    
    output wire                         dout_r                     ,
    output wire                         dout_f                     ,
    output wire                         dout_e                      
	
);
reg                                     src_state                  ;
reg                                     src_state_d0, src_state_d1, src_state_d2;
	
	//原时钟域下脉冲信号转变为电平信号
    always @(posedge clk_1 or negedge rst_n)
    begin
        if(rst_n == 1'b0)
            src_state <= 1'b0;
        else
            src_state <= din;
    end
	
	//同步至新时钟域
    always @(posedge clk_2 or negedge rst_n)
    begin
        if(rst_n == 1'b0)
        begin
            src_state_d0 <= 1'b0;
            src_state_d1 <= 1'b0;
            src_state_d2 <= 1'b0;
        end
        else
        begin
            src_state_d0 <= src_state;
            src_state_d1 <= src_state_d0;
            src_state_d2 <= src_state_d1;
        end
    end
	
	//边沿检测产生新的脉冲
    assign dout_r = src_state_d1 & ~src_state_d2;
    assign dout_f = !src_state_d1 & src_state_d2;
    assign dout_e = src_state_d1 ^ src_state_d2;
	
endmodule

仿真代码

`timescale 1ns/1ps

module edge_syc_tb();
reg                                     clk_1, clk_2, rst_n        ;
reg                                     din                        ;
	
always
    begin
        #30 clk_1 = ~clk_1;
    end

always
    begin
        #10 clk_2 = ~clk_2;
    end
    
initial
    fork
        clk_1 = 1'b1;
        din = 1'b0;
        #5 clk_2 = 1'b1;
        #10 rst_n = 1'b0;
        #50 rst_n = 1'b1;
        
        #200 din = 1'b1;
        #260 din = 1'b0;
        
        #320 din = 1'b1;
        #380 din = 1'b0;

        #500 $stop;
        
//			#400 din = 1'b1;
//			#460 din = 1'b0;
    join
    
edge_syc u1(
    .clk_1                             (clk_1                     ),
    .clk_2                             (clk_2                     ),
    .rst_n                             (rst_n                     ),
    .din                               (din                       ),
    .dout_r                            (dout_r                    ),
    .dout_f                            (dout_f                    ),
    .dout_e                            (dout_e)                   ); 


endmodule

电平同步器,FPGA,FPGA—Verilog与Hls学习与实践,fpga开发

图5 边沿检测同步器仿真结果

由实验结果可知，先对于输入/edge_syc_tb/u1/src_state，输出/edge_syc_tb/u1/dout_r延迟了两个时钟周期(clk_2)，即40ns。这也能够保证信号的有效采集。

3. 脉冲检测器

之前所考虑的两个同步器，都只适合从慢时钟域到快时钟域，不必考虑新时钟域下采不到信号的问题。从快时钟域传递单bit信号到慢时钟域，则需要用到脉冲同步器。

脉冲同步器的输人信号是一个单时钟宽度脉冲， 它触发原时钟域中的一个翻转电路图。 每当翻转电路接收到一个脉冲时，它就会在高、低电平间进行转换， 然后通过电平同步到达异或门的一个输入端， 而另一个信号经一个时钟周期延迟进入异或门的另一端， 翻转电路每转换一次状态， 这个同步器的输出端就产生一个单时钟宽度的脉冲。
电平同步器,FPGA,FPGA—Verilog与Hls学习与实践,fpga开发

图6 脉冲同步器
每当快时钟域clka检测到Signal_a脉冲信号为高时，让wide_a信号取反，使得Signal_a的第一个脉冲变为wide_a信号的上升沿，Signal_a的第二个脉变为wide_a信号的下降沿。这样就使快速时钟域clka的脉冲信号Signal_a展宽之后在慢速时钟域clkb中能够被采集到。在接收方，慢时钟将wide_a打两拍同步到慢速时钟域clkb，再通过双边缘检测将wide_b2转换为脉冲信号。

电平同步器,FPGA,FPGA—Verilog与Hls学习与实践,fpga开发

图7 时序数据情况
代码 
//脉冲同步器
module pulse_syc(
    input  wire                         clk_1                      ,
    input  wire                         clk_2                      ,
    input  wire                         din                        ,
    input  wire                         rst_n                      ,
    
    output                              dout                        
);
reg                                     src_state                  ;
reg                                     src_state_d0, src_state_d1, src_state_d2;
	
	//原时钟域下脉冲信号转变为电平信号
always @(posedge clk_1 or negedge rst_n)
begin
    if(rst_n == 1'b0)
        src_state <= 1'b0;

//		else if(din == 1'b1)		//通过2选1MUX完成翻转功能,脉冲到来完成从脉冲到电平的转换
//			src_state <= ~src_state;

    else
        src_state <= din ^ src_state;                           //通过异或门做处理
end

//同步至新时钟域
always @(posedge clk_2 or negedge rst_n)
begin
    if(rst_n == 1'b0)
    begin
        src_state_d0 <= 1'b0;
        src_state_d1 <= 1'b0;
        src_state_d2 <= 1'b0;
    end
    else
    begin
        src_state_d0 <= src_state;
        src_state_d1 <= src_state_d0;
        src_state_d2 <= src_state_d1;
    end
end

//边沿检测产生新的脉冲
assign dout = src_state_d1 ^ src_state_d2;
	
endmodule

仿真

`timescale 1ns/1ps

//		高频到低频		//
module pulse_syc_tb();
reg                                     clk_1, clk_2, rst_n        ;
reg                                     din                        ;
	
always
    begin
        #10 clk_1 = ~clk_1;
    end

always
    begin
        #30 clk_2 = ~clk_2;
    end
    
initial
    fork
        clk_1 = 1'b1;
        din = 1'b0;
        #5 clk_2 = 1'b1;
        #10 rst_n = 1'b0;
        #50 rst_n = 1'b1;
        #100 din = 1'b0;
        
        #200 din = 1'b1;                                        //间隔两个同步周期的脉冲信号
        #220 din = 1'b0;
        #320 din = 1'b1;
        #340 din = 1'b0;
        
        #600 din = 1'b1;                                        //间隔一个同步周期的脉冲信号
        #620 din = 1'b0;
        #680 din = 1'b1;
        #700 din = 1'b0;
        
        #900 din = 1'b1;                                        //等于两个原时钟周期的脉冲信号
        #1020 din = 1'b0;
        #1200 $stop;
    join
    
pulse_syc u1(.clk_1(clk_1),
.clk_2                             (clk_2                     ),
.rst_n                             (rst_n                     ),
.din                               (din                       ),
.dout                              (dout)                     ); 

endmodule

电平同步器,FPGA,FPGA—Verilog与Hls学习与实践,fpga开发文章来源地址https://www.toymoban.com/news/detail-575435.html

图8 仿真结果
当输入脉冲间隔为两个同步时钟周期时，脉冲同步器可正常完成输出；当输入脉冲间隔为低于两个同步时钟周期时，脉冲同步器错误输出了一个更宽的脉冲。因而，脉冲同步器对于脉冲的间隔有比较严格的要求：输入脉冲的最小间隔必须等于两个新时钟的时钟周期。

参考

  1. https://blog.csdn.net/qq_40268672/article/details/123347337
  2. https://blog.csdn.net/u013668469/article/details/99480694
  3. Mike Stein.跨越鸿沟：同步世界中的异步信号[J].电子设计技术,2004(07):76+78+80+82+84+86.

到了这里，关于【FPGA】跨时钟域问题（二）(单bit信号跨时钟域 1. 电平同步器 2. 边沿同步器 3. 脉冲检测器)的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处： 如若内容造成侵权/违法违规/事实不符，请点击违法举报进行投诉反馈，一经查实，立即删除！

分享到：
领支付宝红包 赞助服务器费用

相关文章

  • FPGA实验报告 Verilog HDL：7人表决器 巴克码信号发生器 FPGA数字时钟

    写在前面：本文提供以下三个任务的思路讲解和代码实现， 如需参考引脚配置说明，可以点击下方链接跳转查看完整实验报告 ；本实验使用的是Altera公司的cycloneⅢ类型的芯片。 Verilog HDL实现：7人表决器 信号发生器 多功能数字时钟 实验目标：实现7人投票表决电路，支持人

    2024年02月05日
    浏览(37)
  • 孩子都能学会的FPGA：第十一课——基于握手机制的跨时钟域同步

    孩子都能学会的FPGA：第十一课——基于握手机制的跨时钟域同步

    （原创声明：该文是 作者的原创 ，面向对象是 FPGA入门者 ，后续会有进阶的高级教程。宗旨是 让每个想做FPGA的人轻松入门 ， 作者不光让大家知其然，还要让大家知其所以然 ！每个工程作者都搭建了全自动化的仿真环境，只需要双击 top_tb.bat 文件就可以完成整个的仿真（前

    2024年02月04日
    浏览(40)
  • SD数据和时钟信号过冲问题解决

    SD数据和时钟信号过冲问题解决

    一、问题说明 SD读写数据不稳定，插拔有时候未能识别。 1、测试插入SD卡或者读写数据时，发现时钟信号有下冲现象，其他数据正常； 2、解决时钟下冲问题； 3、去掉CLK脚滤波电容，串联150欧姆电阻即OK。 二、信号完整性问题 真正起因是不断缩减的信号上升和下降的时间，

    2024年02月05日
    浏览(66)
  • FPGA学习笔记（八）同步/异步信号的打拍分析处理及亚稳态分析

    FPGA学习笔记（八）同步/异步信号的打拍分析处理及亚稳态分析

    一、FPGA学习笔记（一）入门背景、软件及时钟约束 二、FPGA学习笔记（二）Verilog语法初步学习(语法篇1) 三、FPGA学习笔记（三） 流水灯入门FPGA设计流程 四、FPGA学习笔记（四）通过数码管学习顶层模块和例化的编写 五、FPGA学习笔记（五）Testbench（测试平台）文件编写进行

    2024年02月01日
    浏览(36)
  • 基于插值算法和Gardner定时误差检测的OOK信号定时同步的FPGA实现

    基于插值算法和Gardner定时误差检测的OOK信号定时同步的FPGA实现

      本文介绍如何用FPGA实现基于插值算法的OOK信号定时同步，Verilog代码参考杜勇《数字调制解调技术的MATLAB与FPGA实现》。我们的目标是用外部提供50MHz时钟的zynq7100芯片实现400MHz采样频率和100Mbps的OOK数字基带信号的定时同步。   采用传统的锁相环技术实现定时同步时，本

    2024年02月16日
    浏览(31)

  • 【Verilog实现FPGA上的信号延迟】—— 用Verilog代码实现将信号延迟N拍，这是FPGA中非常重要的一个操作，可以使数据在不同模块之间精确同步。

    【Verilog实现FPGA上的信号延迟】—— 用Verilog代码实现将信号延迟N拍，这是FPGA中非常重要的一个操作，可以使数据在不同模块之间精确同步。 模块是FPGA中最基本的构建模块。通常一个模块代表一个电路，包括输入、输出和处理逻辑。模块中包含的处理逻辑被称为时序逻辑。

    2024年02月04日
    浏览(62)

  • 基于 ARM+FPGA+AD平台的多类型同步信号采集仪开发及试验验证（一）

    对工程结构的服役状况进行实时的监测和诊断，及时地发现结构的损伤，评估其安 全性能，预判结构的性能变化趋势与服役期限并提出改进举措，对提高工程结构的使用 效率，保障人民生命财产安全具有极其重要的意义，已经成为工程结构越来越迫切的技 术需求 [2] 。结构

    2024年02月07日
    浏览(41)
  • Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错，如何在不重新Implentation情况下生成bit？

    Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错，如何在不重新Implentation情况下生成bit？

    [DRC NSTD-1] Unspecified I/O Standard: 1 out of 9 logical ports use I/O standard (IOSTANDARD) value \\\'DEFAULT\\\', instead of a user assigned specific value.  This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it i

    2024年01月19日
    浏览(44)
  • qt信号槽同步问题

    qt信号槽同步问题

    目录 信号槽： 注意事项： 具体例子： 线程安全问题的例子：   信号槽： 在Qt编程中，信号（Signal）和槽（Slot）是一种用于在对象之间进行通信的机制。信号用于发出事件，而槽用于响应这些事件。一个对象可以发出信号，另一个对象可以通过连接到该信号的槽来接收和处

    2024年02月11日
    浏览(26)
  • STM32 外部时钟脉冲计数实验

    STM32 外部时钟脉冲计数实验

    最近在学正点原子的HAL库视频，通用定时器脉冲计数功能的实现，以前都习惯用标准库了，所以现在尝试参考HAL库的原理用标准库的思想来实现这个功能。 本实验使用外部时钟模式1，外部输入引脚作为定时器的时钟来源。 使用开发板的 WK_UP 按键按下产生高电平脉冲作为定时

    2024年02月05日
    浏览(26)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包，优惠每天领

二维码1

领取红包

二维码2

领红包