SystemVerilog 教程第一章：简介-Toy模板网

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SystemVerilog 教程

像 Verilog 和 VHDL 之类的硬件描述语言 (HDL) 主要用于描述硬件行为，以便将其转换为由组合门电路和时序元件组成的数字块。为了验证 HDL 中的硬件描述正确无误，就需要具有更多功能特性的面向对象的编程语言 (OOP) 来支持复杂的测试过程，这种语言通常被称为硬件验证语言 (HVL)。

SystemVerilog 是 Verilog 的扩展，具有诸多此类验证功能，能支持工程师在仿真中使用复杂的测试激励文件结构和随机激励来验证设计。

为何不首选使用 Verilog？

回望 20 世纪 90 年代，Verilog 是验证设计功能的主要语言，这类设计较小、并不太复杂并且所含功能特性较少。但随着设计变得越来越复杂，对于使用更好的工具来完成设计并进行验证的需求也与日俱增。相比于 Verilog，SystemVerilog 的主要优势体现在它能够执行受约束的随机激励、在测试激励文件构造中使用 OOP 功能特性、功能覆盖范围、断言等等。

什么是验证？

验证是确保给定硬件设计能按期望方式来工作的过程。芯片设计是极为昂贵且耗时的过程，制造更是需要花费数百万。如果能够在设计进程中尽早发现设计中的功能缺陷，就能有助于节省成本。如果在设计流程晚期才发现设计缺陷，那么就必须重复所有设计步骤，这将耗用更多资源、金钱和时间。如果不得不重复整个设计流程，那么这被称为芯片流片。文章来源地址https://www.toymoban.com/news/detail-587193.html