DDR3协议(三)MR寄存器

这篇具有很好参考价值的文章主要介绍了DDR3协议(三)MR寄存器。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

Mode Register

模式寄存器是用于定义SDRAM的各种可编程模式。

  • 初始化过程中通过MRS命令进行设置;
  • 在power-up后的任意时间来重新执行MRS命令,需要满足所有bank都处于precharge状态且满足tRP(precharge到下一次command的时间),同时没有读写操作。

对于MRS命令需要满足两个延迟参数,tMRD(MRS命令之间的最小延迟)、 tMOD(MRS命令与NON-MRS命令的最小延迟,DLL reset/NOP/DES除外)
tMRD
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tMOD
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参考上面两个时序,如果RTT_NOM在原有配置或者新配置中有效,需要保证ODT维持0,直到tMOD满足

MR0

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Burst Length & Type

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  • 对于写操作,需要进行对齐写入,DRAM本身在处理时,会自动进行对齐,因此对于BC4,忽略地址的低2位,对于BL8,忽略地址的低3位;
  • 对于读操作,BL8可以认为类似是两次BC4,返回的地址数据顺序见上图。(上图中的A3,个人理解位MR0的配置,并非读写的地址)

Read Latency

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MR1

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后续再介绍Write Leveling,在此之前先看下DDR3的T型拓扑和Fly-by拓扑结构。
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通过上面两张拓扑能看到:
对于T型拓扑,时钟、命令、地址到达每个DDR的走线基本等长;但是对于Fly-by拓扑,到达每一颗DDR芯片的距离并不相同,因此需要使用write leveling来调整DQS与CK的边沿延迟。

MR2

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CAS Write Latency

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ASR&SRT

  • DDR器件不支持ASR时,该bit必须配置为0
  • DDR器件不支持SRT时,该bit必须配置为0
  • DDR器件支持ASR,且配置为1时,SRT必须配置为0ddr模式寄存器,DDR,硬件工程

MR3

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MPR : Multi Purpose Resgiter,用来从中读取预定义的时延校准。
正常模式下,MPR需要配置为0, 配置为1时,仅支持RD / RDA(Read with Auto-precharge)操作文章来源地址https://www.toymoban.com/news/detail-591563.html

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