这篇具有很好参考价值的文章主要介绍了MicroBlaze系列教程（8）：AXI_CAN的使用。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。
本文是Xilinx MicroBlaze系列教程的第8篇文章。
**CAN（Controller Area Network）**是 ISO 国际标准化的串行通信协议，是由德国博世(BOSCH)公司在20世纪80年代专门为汽车行业开发的一种串行通信总线。文章来源：https://www.toymoban.com/news/detail-597761.html
CAN总线有两个ISO国际标准：ISO11519 和ISO11898。文章来源地址https://www.toymoban.com/news/detail-597761.html
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最近，因为需要，学习了AXI总线协议和DDR3相关的知识，花了很多的时间去找各种相关的资料，深刻明白查资料的不容易，这里将所学到的东西做一个总结，同时给需要的人提供一些便利，有问题的欢迎一起讨论学习、共同进步。 首先来说一下有关AXI总
MicroBlaze是AMD-Xilinx提供的一个可以在FPGA中运行的嵌入式软核IP，其本质是一个32位RISC处理器软核，可以在150MHz时钟下，提供125 D-MIPS性能，具有运行速度快、占用资源少、可配置性强等优点。 今天主要是搭建一个通用MicroBlaze最小系统+一个外设，最后固化程序到FPGA。 整体难度
平台是XCKU040，Vivado版本2019.1，不同的平台和软件IP配置界面会有些许不同哦。 官方文档：MicroBlaze Processor Reference Guide MicroBlaze在FPGA的设计中经常被用到，MicroBlaze可以理解为使用FPGA逻辑资源实现的一个处理器软核。处理器所具有的功能，MicroBlaze也具有。 优点： 在完成控制任
Vivado 2018.2，配置好 MicroBlaze Uartlite等Block Design后，生成了 bin、bin文件，此时烧写到FPGA板子上，发现没有任何动静，所以需要 SDK的支持 这里使用的Vivado 2018.2，最新的 Vivado版本，如 Vivado 2020.2，启动的SDK 是 ：Vitis，启动方式稍微有点不同，后面补充 Vivado 2020.2版本的操作方法
Xilinx 的vivado后仿或者综合后功能仿真支持各种主流仿真器包括vcs，ies(ncverilog)，modelsim等。本文描述的是基于Xilinx FPGA的综合库进行网表的功能仿真或者后仿真的总结。重点是如何提取FPGA的std cell仿真模型和SDF，以及如何利用主流仿真器进行后仿。 一、采用第三方仿真器通常
因为电脑升win11后ise14.7无法成功安装，而且同时要用ise和vivado，只好在虚拟机下装了。 ise14.7官方文档中说只支持RHEL6/7以及SUSE，但实际上ubuntu也可以。不过不能用22.04版本……最终选择使用18.04。 这篇文章主要记录了从安装ubuntu到安装ise和vivado最后到软件配置时的流程和遇见
Xilinx使用Microblaze软核进行功能开发时，需要将Vivado生成的硬件bit文件和Vitis生成的软件elf文件进行合并，生成软硬结合的bit文件，然后可以选择将该bit文件烧进FPGA、或者将该bit文件转换成mcs文件/bin文件然后烧录至Flash中。 目前使用到了两种合并Vivado bit文件
ISE约束文件UCF与Vivado约束文件XDC（FPGA不积跬步101） 随着FPGA技术的日益成熟，越来越多的工程师选择使用FPGA进行嵌入式系统的设计和开发。在FPGA的设计中，约束文件的编写是非常重要的一环。而在约束文件的编写中，ISE约束文件UCF和Vivado约束文件XDC是两个非常重要的格式。
目录 前言 一、ISE 14.7软件的安装 二、ISE软件的使用 1.基本使用方法 2.还有一些未知的坑 Ps: 本人现在是HDU计科大二dog一枚，在上计算机组成原理课程设计这门课上，由于对ISE软件的不熟悉，导致我在前几个实验做起来十分的痛苦，所以我希望写一篇博文总结一下ISE这款软件的
link 在使用ZYNQ7021系列的FPGA，若涉及到PL部分读写DDR，可使用过AXI-Lite，AXI4-FULL,AXI-Stream这三个IP来实现，使用的是这三个IP的主机模式。 AXI4：主要面向高性能地址映射通信的需求； AXI4-Lite：是一个简单地吞吐量地址映射性通信总线； AXI4-Stream：面向高速流数据传输； AXI4总线
