Vivado跑implementation过程中卡死在opt

这篇具有很好参考价值的文章主要介绍了Vivado跑implementation过程中卡死在opt_design。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

问题描述

今天用vivado写完一个工程代码之后，第一步综合编译通过，但是进行第二步生成布线网表文件的时候卡死在Running opt_design这一过程中，等待了近40分钟还是没过，由于本项目的代码量并不大，便觉得有异，不断尝试后解决，将方法记录一下。（注：两种方法可能都有用，也可能都没用，毕竟每个人的电脑的情况千奇百怪）

解决

首先说一下本人的解决方法，将Vivado关闭后，关闭电脑所有占用CPU较大的进程（嫌麻烦直接重启）进入 ***.runs 找到 ***.impl_1这个文件夹，把它给删掉，如果提示进程占用中就重启吧，删完之后重新进入工程，再点编译，将占用运行数量给它提高到10个甚至更高，再编译布线就通过了。
vivado一直在route_design,其他FPGA相关,fpga开发
以上这个办法是我自己解决的，不知道具不具有普遍性，如果还是不行，可以尝试下第二种方法：

进入setting，在implementation中吧opt design下边的enable给它关掉，然后再重新编译（如果此时你已经不是卡在opt_design而是长时间卡在implementation初始化，超过10分钟的话，就再重启删掉imple1文件夹吧。。。）编译就能通过了。

解释

如果以上两种方法都不行，大家还是在百度上再找找看吧，本人水平有限，敬请见谅。
opt_design的过程时vivado在帮助我们将工程中的一些冗余的布线给它删除掉，也就是类似于精简逻辑电路图，一般来说这一步不进行也是可以正常完成任务的，所以上面才说可以不使能。文章来源地址https://www.toymoban.com/news/detail-598282.html

到了这里，关于Vivado跑implementation过程中卡死在opt_design的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！