FPGA设计时序分析二、建立/恢复时间-Toy模板网

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一、背景知识

1.1 理想时序模型

1.2 实际时序模型

1.2.1 时钟不确定性

1.2.2 触发器特性

二、时序分析

2.1 时序模型图

2.2 时序定性分析

一、背景知识

之前的章节提到，时钟对于FPGA的重要性不亚于心脏对于人的重要性，所有的逻辑运算都离开时钟的驱动。那是不是只要有时钟就可以正常运行？答案是否定的，时钟是不能随意的，一个工程设计是否逻辑正常，还需要有正确的时序分析结果。

1.1 理想时序模型

对于一个信号电平1要从寄存器FF1传输到FF2，波形如右图，CLK1成为发送时钟，CLK2为捕获时钟，本例中发送时钟和捕获时钟来自相同的时钟源，实际可不同。在clk1的上升沿位置，信号开始传入，然后从Q直接输出，输出波形为FF1_Q,在第二个周期，电平1要被CLK2的上升沿捕获从而从FF2的Q输出，波形为FF2_Q。

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时序分析，即分析两个寄存器间的时序效果，提到时序就离不开你无法忽视而且必须理解透彻的4个概念：setup建立时间、holdup保持时间、recovery恢复时间、removal去除时间。信号可分为3类：时钟信号，控制信号，数据信号，控制信号又包括使能信号，复位信号。setup/holdup描述的是时钟信号和数据信号的关系，recovery/removal描述的是时钟信号和复位信号的关系。

1.2 实际时序模型

在实际的模型中，有两个重点考虑的因素：时钟，触发器

1.2.1 时钟不确定性

时钟存在不确定性，包括时钟时延，时钟偏斜，时钟抖动

时钟时延：时钟在线路上传输存在时延

时钟偏斜：时钟经过不同路径到达寄存器的时间不同，存在时间差，即为时钟偏斜

时钟抖动：时钟的频率无法保持任何时刻间都完全一致，存在变化，这种变为称为时钟抖动

时钟边沿切换：理想的时钟信号，在上升沿和下降沿状态的切换是瞬间完成的，实际上上升沿和下降沿是一个变化的过程，也是需要一定的时间。

1.2.2 触发器特性

触发器从逻辑功能上分为RS触发器，D触发器，JK触发器，从触发形式也可分为边沿触发和电平触发。根据触发器的真值表可明确看出区别，在实际使用时主要都是D触发器，D触发器也是由RS触发器改造而成的。D触发器自身特性是导致存在setup和holdup的根本原因,下图为边沿触发的D触发器内部结构图，由6个与非门组成。

输入为CLK和D，有F4和F5的输出反馈回到F3和F6的输入，而这其中，就存在一定的要求：在时钟上升沿到来前，数据需提前到达，提前到达的最小时间为setup时间，这样数据D才能有效被捕获到，此外，数据和时钟依次到达后，数据信号还需稳定一段时间，该时间的最小值即为holdup时间，否则触发器的输出将不可预知。

注：setup和holdup时间为器件的硬件特性，也即该值为固定值，时序分析时两值为常数。

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