【数字IC基础】时序违例的修复

这篇具有很好参考价值的文章主要介绍了【数字IC基础】时序违例的修复。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

建立时间违例

基本思路是减少数据线的延时、减少 Launch clock line 的延时、增加capture clock line的delay

  1. 加强约束,重新进行综合,对违规的路径进行进一步的优化,但是一般效果可能不是很明显降低时钟的频率,但是这个一般是在项目最初的时候决定的,这个时候很难再改变

  2. 拆分组合逻辑,插入寄存器,增加流水线,这个是常用的方法

  3. 优化布局布线,减小传输的延时

后端的一些具体方法有:

1)换速度更快的cell

对绝大多数工艺,任何一种标准单元(standardcell)都有不同种速度的Library,也就是常说的不同Vt的cell,比如HVT, RVT, LVT或者SLVT。其中HVT cell速度最慢,SLVT速度最快。而减少data line delay最常用的方法就是更换不同Vt的cell,比如HVT的cell换成RVT, LVT或者SLVT

2)更换驱动能力更强的cell

在某些timing path中,可能会出现因为cell的驱动能力比较弱而产生比较大的delay。这时就可以将这种cell更换成驱动能力更强的cell。比如X2倍的cell更换成X4或者X6的cell。

3)将net的layer更换成阻值更低的金属层以减小cell的load和net delay

4)useful skew 的方法。实际操作很简单,就是在capture register的CK pin插入buffer或者inverter以增加capture clock delay。

保持时间违例

保持时间裕量与建立时间裕量是一对互斥的关系,上述可以用于优化建立时间裕量的方法,都不能用于优化保持时间裕量,大家要注意。

保持时间违例可以通过如下方式解决:

  1. 在组合逻辑中插入延时buffer,或者链路拉长,使得数据传输延时变大。

  2. 可以在后端调整时钟SKEW,使得违例寄存器的时钟SKEW变得更小(相对于正SKEW)

Buffer 插入位置

修复 hold violations 时,插入 buffer 或者 delay cell 的位置,是靠近launch端还是capture端,还是并无任何要求呢?

在逻辑和物理上都应该尽量靠近capture端,也就是endpoint。在逻辑上更靠近endpoint能够保证插入的cells只会影响到有violation的path,物理上更靠近endpoint能够有效避免 DRV,因为修hold时加入的cell普遍驱动能力较弱。文章来源地址https://www.toymoban.com/news/detail-626501.html

参考资料

  1. STA

到了这里,关于【数字IC基础】时序违例的修复的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • 「数字电子技术基础」7.时序逻辑电路

    时序逻辑电路和组合逻辑电路的区别就在于,时序逻辑电路的输出不仅取决于当前的输入,还取决于当前电路的状态甚至之前电路的状态。也就是说时序逻辑电路有某一个 反馈/存储结构 。 因此可以用三组方程来描述一个时序逻辑电路: 输出方程。也就是输出变量和输入变

    2024年02月02日
    浏览(76)
  • 数字电子技术基础-6-时序逻辑电路

    在第五章中,我们学习了基本的SR锁存器(Latch)和各类触发器(Filp Flop),它们赋予了电路存储的功能,该功能是本章时序电路所依赖的东西。 这是一个循序渐进的过程,同学们要把握每一章节的基本思想与核心知识点,把各章节之间的联系捋清楚,从而达到事半功倍的效果。

    2024年02月10日
    浏览(69)
  • 数字逻辑基础实验二—时序逻辑电路的设计

    实验目的 (1)掌握中规模集成寄存器构成的时序逻辑电路的设计方法。 (2)掌握中规模集成计数器设计N进制计数器的方法。 (3)学会用时序功能器件构成综合型应用电路。 实验电路 图 2-1红绿灯电路 实验软件与环境 软件  Multisim 14.2 环境  Windows 11 专业版21H2 设备名称 

    2023年04月21日
    浏览(45)
  • 【数字IC/FPFA】时序约束--时钟约束

    时钟周期约束,顾名思义,就是我们对时钟的周期进行约束,这个约束是我们用的最多的约束了,也是最重要的约束。 下面我们以vivado中的时钟约束为例,介绍时钟约束的相关内容。 在Vivado中我们通过使用create_clock来创建时钟周期约束。使用方法如下: 其中,参数name为创建

    2024年02月03日
    浏览(44)
  • 数字IC设计之静态时序分析(STA)

    静态时序分析原理 什么是STA 分析(计算)design是否满足timing约束的要求 DFF(sequential cell—有clk的器件)setup/hold需求 复位/设置信号 信号脉冲宽度 门控时钟信号 计算design是否满足DRC的要求 max_capacitance—节点电容 max_transition—信号爬升时间 max_fanout—负载能力有多少 如上图所

    2024年02月05日
    浏览(50)
  • 数字IC前端学习笔记:时钟切换电路

    相关阅读 数字IC前端 https://blog.csdn.net/weixin_45791458/category_12173698.html?spm=1001.2014.3001.5482         有些时候我们需要在系统运行时切换系统时钟,最简单的方法就是使用一个MUX(数据选择器)选择输出的时钟,如下代码片所示。但这样做会导致毛刺的产生,这可能会导致寄存

    2024年02月04日
    浏览(42)
  • 数字电路09-同步时序电路

    输出不仅取决于当前的输入,还取决于电路原来的状态,具备这种特点的电路称为时序逻辑电路,简称时序电路 时序电路有2个显著特点 第一,常常包含存储电路和组合电路 第二,存储电路的输出一般反馈到组合电路的输入,共同决定组合电路的输出 时序电路框图普遍形式

    2024年02月10日
    浏览(33)
  • 时序逻辑电路二——数字逻辑实验

    (1)熟悉计数器的逻辑功能及特性 (2)掌握计数器的应用 (3)掌握时序逻辑电路的分析和设计方法 集成4位计数器74LS161(74LS160)简介 74LS161是4位二进制计数器,74LS160是十进制计数器。74LS161和74LS160芯片引脚排列相同。 (1)异步清零功能 当CLR=0时,无论其他输入端状态如何(

    2024年02月10日
    浏览(46)
  • 时序逻辑电路一——数字逻辑实验

    (1)熟悉触发器的逻辑功能及特性。 (2)掌握集成D和JK触发器的应用。 (3)掌握时序逻辑电路的分析和设计方法。 用D触发器(74LS74)组成二分频器、四分频器 74LS74是双D触发器(上升沿触发的D触发器),其管脚图和功能表如下: 每个74LS74芯片有两个D触发器,每个D触发器

    2024年02月06日
    浏览(41)
  • 数字电路硬件设计系列(十七)之上电时序控制电路

    上电时序,也叫做Power-up Sequence,是指电源时序关系。 下面 就是一系列电源的上电的先后关系: 采用不同的电容来控制上电延时时间的长短,具体的电路见下图: 这种上电时序控制的方式, 电路结构简单 ,但是 延时时间难以精确的控制 。 在FPGA的电源时序控制中,应用十

    2024年02月12日
    浏览(52)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包