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always语句块一定条件写完整，否则电平触发，综合生成锁存器
task不可综合，主要用于仿真/验证
大部分都是并行执行的，只有begin end块中阻塞语句是串行文章来源：https://www.toymoban.com/news/detail-628798.html
if-else和case的区别
if-else面积小，但时延（执行时间）大
case面积大，但delay小（会被转换为查找表lookup table）文章来源地址https://www.toymoban.com/news/detail-628798.html
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在我们的数电，集成电路设计里面，一定是层次化设计的 在一个手机芯片的一个部分，写的硬件描述语言的层次都能达到20几层，对于这样的设计，我i们就能想到采用底层的设计，中间层的设计和顶层的设计。对于小规模电路，极小规模电路，通常想的是先有模块然后去搭一
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硬件描述语言，Hardware Description Language （HDL）。利用HDL，可以根据电路结构的特点，采用层次化的设计结构，将抽象的逻辑功能用电路的方式进行实现。之后通过EDA（电子设计自动化）工具，可以将HDL程序综合成网表，通过自动布线工具把网表转换为具体电路布线结构，用于
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除法器是一种用于执行除法运算的电路或器件。在数字电路中，除法器经常被用作重要的计算单元，其主要功能是将一个数除以另一个数并给出商和余数。 与加法器和减法器类似，除法器也属于算术逻辑单元(ALU)的一种。不同的是，加法器和减法器能够执行加法和减法运算，
数字电路中乘法器是一种常见的电子元件，其基本含义是将两个数字相乘，并输出其乘积。与加法器不同，乘法器可以实现更复杂的运算，因此在数字电路系统中有着广泛的应用。 乘法器的主要用途是在数字信号处理、计算机科学以及其他数字电路应用中进行精确的数字乘法
加法器是数字系统最基础的计算单元，用来产生两个数的和，加法器是以二进制作运算。负数可用二的补数来表示，减法器也是加法器，乘法器可以由加法器和移位器实现。加法器和乘法器由于会频繁使用，因此加法器的速度也影响着整个系统的计算速度。对加法器的设计也
数字滤波器一般可以分为两类：有限冲激响应（FIR）滤波器和无限冲激响应（IIR）滤波器。 在Verilog综合方面，通常可以实现四种数字滤波器： 基于时域采样的FIR滤波器（Time Domain Sampling FIR Filter） 快速傅里叶变换（FFT）算法实现的FIR滤波器（FFT-based FIR Filter） 直接IIR滤波器
1、什么是信号处理电路？它通常由哪两大部分组成？ 数字信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应需求的电路。 它们通常是由高速专用数字逻辑系统或专用数字信号处理器所构成，通常包括高速数据通道接口和高速算法电路。 2、为什么要设
专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 分析 用此编码器实现键盘的编码电路。 注意：编码器的输出是低电平有效，而键盘编码电路输出的是正常的8421BCD码，是高电平有效。因此将编码器的输出取反就是8421编码输出
在这一章，我们重点学习下时序电路。时序电路在功能上，任意时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关；在结构上，时序逻辑电路包含储存电路， 时序电路的基本单元是触发器；组合逻辑电路是以门电路为基本单元的。 其次我们要知道，时序逻辑电
