verilog 模块输入输出描述

这篇具有很好参考价值的文章主要介绍了verilog 模块输入输出描述。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

表格

端口 从模块内部看 从模块外部看
input 输入端口 必须为线网类型 额可以线网类型或寄存器类型
output 输出端口 可以是线网类型或寄存器类型 必须为线网类型
inout 输入输出端口 必须为线网类型 必须为线网类型

说明
端口连接规则 将一个端口看成由相互链接的两个部分组成,一部分位于模块内部,另一部分位于模块外部。当在一个模块中调用(实例引用)另一个模块时,端口之间的连接必须遵守一些规则。
1、输入端口:从模块内部来讲,输入端口必须为线网数据类型,从模块外部来看,输入端口可以连接到线网或者reg数据类型的变量。
2、 输出端口:从模块内部来讲,输出端口可以是线网或者reg数据类型,从模块外部来看,输出必须连接到线网类型的变量(显式,隐式),而不能连接到reg类型的变量。
3、输入/输出端口(必须为wire) 从模块内部来讲,输入/输出端口必须为线网数据类型;从模块外部来看,输入/输出端口也必须连接到线网类型的变量。文章来源地址https://www.toymoban.com/news/detail-633440.html

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