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  2024年02月16日

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  Verilog刷题[hdlbits] ：Module add

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  2024年02月11日

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  就是用代码来描述硬件结构 语言有VHDL与Verilog HDL Verilog HDL 是从C语言来的，学的快 ###例子 也叫保留字，一般是小写 module 表示模块的开始 endmodule 模块的结束 模块名 一般与.v文件的名字一致 输入信号 input 输出信号 output 既做输入也做输出 inout 需要一些变量和参数对输

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  2024年02月12日

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  HDLBits_第1章_Verilog Language（已完结）

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  2024年02月08日

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