在FPGA使用中，常常需要进行信号的边沿检测，如在串口通信中，需要检测接收信号的下降沿来判断串口的的起始位。文章来源：https://www.toymoban.com/news/detail-649492.html
常用的方法就是：设计两个一位的寄存器，用来接收被检测的信号，系统时钟来一次记一次输入信号，如果用了两个寄存器直接异或就可以了；使用高频的时钟对信号进行采样，因此要实现上升沿检测，时钟频率至少要在信号最高频率的2倍以上，否则就可能出现漏检测。代码如下：文章来源地址https://www.toymoban.com/news/detail-649492.html
module edge_detect(sys_clk,rst_n,signal,pos_edge,neg_edge,both_edge);
input sys_clk; //系统时钟
input rst_n; //复位信号
input signal; //待检测信号
output pos_edge; //检测上升沿
output neg_edge; //检测下降沿
output both_edge; //检测上边沿
reg sig_r0,sig_r1;//状态寄存器
always @(posedge sys_clk or negedge rst_n)
begin
if(rst_n)
begin
sig_r0 <= 1'b0;
sig_r1 <= 1'b0;
end
else
begin
sig_r0 <= signal;
sig_r1 <= sig_r0;
end
end
assign pos_edge = ~sig_r1 & sig_r0; //上升沿检测
assign neg_edge = sig_r1 & ~sig_r0; //下降沿检测
assign both_edge = sig_r0 ^ sig_r1; //双边沿检测
endmodule到了这里，关于FPGA学习——verilog捕捉信号上升沿下降沿的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！
