Verilog 不完整if-else和case产生锁存latch-Toy模板网

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前言

写这篇文章是因为本小白在刷题过程中看到答主的代码总是不把if-else写全，而我又记得不写全是可能产生latch的，对此很迷惑，仔细看过之后发现只有组合逻辑（电平触发）电路中的不完整if-else和case才会产生锁存器latch。简单记录一下。

参考文章：
1、https://blog.csdn.net/ainu412/article/details/105081965
2、https://blog.csdn.net/qq_40696831/article/details/88855164
3、https://www.runoob.com/w3cnote/verilog-latch.html

一、锁存器latch是什么？

锁存器（Latch）是通过电平触发的存储单元。数据存储的动作由输入时钟（或者使能）信号的电平值决定，仅当锁存器处于使能状态时，输出才会随着输入发生变化。

常见的锁存器包括三个端口：数据输入口、数据输出口、使能端。当使能端为高电平时，输入口的数据直接送到输出口，此时输入输出口可以看成是直接连通的；当使能端为低电平时，输出口的数据保持之前的数据不变，无论输入口的数据怎么变化，输出都保持不变，就是把原来的状态锁存下来了（所以才叫锁存器）。

锁存器与触发器的区别在于：锁存器是电平触发，而触发器是边沿触发。锁存器在不锁存数据时，输出随输入变化；但一旦数据锁存时，输入对输出不产生任何影响。

为什么要避免产生锁存器：
一个变量声明为寄存器时，它既可以被综合成触发器，也可能被综合成 Latch，甚至是 wire 型变量。但是大多数情况下我们希望它被综合成触发器，但是有时候由于代码书写问题，它会被综合成不期望的 Latch 结构。

Latch 的主要危害有：

1）输入状态可能多次变化，容易产生毛刺，增加了下一级电路的不确定性；
2）在大部分 FPGA 的资源中，可能需要比触发器更多的资源去实现 Latch 结构；
3）锁存器的出现使得静态时序分析变得更加复杂。
Latch 多用于门控时钟（clock gating）的控制，一般设计时，我们应当避免 Latch 的产生。

Verilog 不完整if-else和case产生锁存latch,FPGA,fpga开发

二、产生latch的可能情况

首先前提：仅在组合逻辑电路(电平触发)中产生锁存

1.if-else结构缺少else

Verilog 不完整if-else和case产生锁存latch,FPGA,fpga开发
用quartus综合一下这两个电路，看看产生的RTL图是怎样的：

左边的电路：
Verilog 不完整if-else和case产生锁存latch,FPGA,fpga开发

右边的电路：
Verilog 不完整if-else和case产生锁存latch,FPGA,fpga开发

由RTL视图可以直观的看出，左边的电路没有生成锁存器，而右边的电路生成了一个我们不想要的锁存器（q1$latch)。左边的电路是时序逻辑，生成触发器，而触发器是有使能端（en）的，使能端无效时就可以保存数据，无需锁存器。 右边的电路是组合逻辑，在en为低电平时，输出q1要保持不变，而组合逻辑没有存储元件，只能生成锁存器来保持数据。

所以在时序逻辑中，不完整的 if…else… 结构并不会生成锁存器，而组合逻辑中不完整的 if…else… 结构就会生成锁存器。 为了避免我们设计的组合逻辑中出现不想要的锁存器，在使用 if…else… 结构时一定要写完整。把刚才例子中右边的电路写完整，并查看其RTL视图如下：
Verilog 不完整if-else和case产生锁存latch,FPGA,fpga开发

写完整后，就没有生成锁存器，而是生成了一个二选一的选择器，这正是我们想要设计的。

2.case语句分支不全且没有default

case结构中一般要加上default语句，以保证出现意外情况也可以作出相应的反应。如果没有加default并且case分支不完整，当出现case分支中没有列出的情况时，电路状态保持原来的状态不变，于是就会生成锁存器来保存状态，如下图的电路所示：
Verilog 不完整if-else和case产生锁存latch,FPGA,fpga开发

图中case分支中只写了（se=0）的情况，而（se=1）的情况未给出，且没有写default，于是当（se=1）时，q1保持原来的值不变，这样就产生了锁存器（q1$latch)。

如果将case分支补全，或者加上default语句，则如下图所示：
Verilog 不完整if-else和case产生锁存latch,FPGA,fpga开发

补全case分支后，就不会生成锁存器了。

同样，只有在组合逻辑中的case结构才有可能产生锁存器，而在时序逻辑电路中，即使case结构中的分支不完整，也不会产生锁存器，如下图所示：
Verilog 不完整if-else和case产生锁存latch,FPGA,fpga开发

因此，在设计组合逻辑电路时，要注意将 if…else… 结构中的else写完整，case结构中一定要加上default语句，这样可以减少综合出锁存器的可能性。

3. 原信号赋值或判断

在组合逻辑中，如果一个信号的赋值源头有其信号本身，或者判断条件中有其信号本身的逻辑，则也会产生 latch。因为此时信号也需要具有存储功能，但是没有时钟驱动。此类问题在 if 语句、case 语句、问号表达式中都可能出现，例如：

	//signal itself as a part of condition
    reg a, b ;
    always @(*) begin
        if (a & b)  a = 1'b1 ;   //a -> latch!!!!!
        else a = 1'b0 ;
    end

    //signal itself are the assigment source 
    reg        c;
    wire [1:0] sel ;
    always @(*) begin
        case(sel)
            2'b00:    c = c ;    //c -> latch
            2'b01:    c = 1'b1 ;
            default:  c = 1'b0 ;
        endcase
    end

    //signal itself as a part of condition in "? expression"
    wire      d, sel2; 
    assign    d =  (sel2 && d) ? 1'b0 : 1'b1 ;  //d -> latch

避免此类 Latch 的方法，就只有一种，即在组合逻辑中避免这种写法，信号不要给信号自己赋值，且不要用赋值信号本身参与判断条件逻辑。

例如，如果不要求立刻输出，可以将信号进行一个时钟周期的延时再进行相关逻辑的组合。上述第一个产生 Latch 的代码可以描述为：

	reg   a, b ;
    reg   a_r ;
    
    always (@posedge clk)
        a_r  <= a ;
        
    always @(*) begin
        if (a_r & b)  a = 1'b1 ;   //there is no latch
        else a = 1'b0 ;
    end