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FPGA时钟分频倍频之PLL锁相环

7月前 作者：疯 魔 成 活 分类：Toy博客 阅读(27) 违法举报

这篇具有很好参考价值的文章主要介绍了FPGA时钟分频倍频之PLL锁相环。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

使用FPGA资源PLL锁相环完成时钟的分频和倍频

1、使用vivado创建一个工程
FPGA时钟分频倍频之PLL锁相环,fpga开发
2、点击IP Catalog,搜索Clock Wizard,然后双击，本次实验使用PLL进行分频倍频，不动态改变相位，故选择PLL选项，并将时钟频率改变为50MHz，此处我们使用50MHz晶振作为时钟源
FPGA时钟分频倍频之PLL锁相环,fpga开发
3、点击Output Clocks，配置产生的时钟频率，其他选项保持默认，点击ok，生pll ip核

FPGA时钟分频倍频之PLL锁相环,fpga开发
此处我们使用了高电平复位，并使用locked信号，locked信号的作用是判断产生的时钟是否稳定输出，当locked为高电平时，此时输出的时钟信号是有效的，反之，则无效
4、编写Verilog源文件，找到pll ip核模块，并在顶层文件中进行例化
FPGA时钟分频倍频之PLL锁相环,fpga开发
5.编写仿真文件，对顶层模块进行仿真
FPGA时钟分频倍频之PLL锁相环,fpga开发
6、仿真结果如下图，可以看到200MHz的时钟周期为时钟源50MHz时钟周期的1/4，故产生的信号为时钟源的4倍频，100MHz的时钟周期为时钟源50MHz时钟周期的1/2，故产生的信号为时钟源的2倍频，50MHz的时钟周期与时钟源50MHz的时钟周期相等，故产生的信号与时钟源一样，25MHz的时钟周期为时钟源50MHz时钟周期的2倍，故产生的信号为时钟源的2分频
FPGA时钟分频倍频之PLL锁相环,fpga开发
总结，一般在进行FPGA开发时，我们有两种产生分频时钟的方法，一种是使用上述的PLL IP核产生时钟，另一种方法是我们编写verilog文件对时钟源进行奇偶分频，一般推荐使用PLL IP核产生时钟，通过IP核产生的时钟更加可靠文章来源地址https://www.toymoban.com/news/detail-654606.html

到了这里，关于FPGA时钟分频倍频之PLL锁相环的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

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