使用FPGA资源PLL锁相环完成时钟的分频和倍频
1、使用vivado创建一个工程
2、点击IP Catalog,搜索Clock Wizard,然后双击，本次实验使用PLL进行分频倍频，不动态改变相位，故选择PLL选项，并将时钟频率改变为50MHz，此处我们使用50MHz晶振作为时钟源
3、点击Output Clocks，配置产生的时钟频率，其他选项保持默认，点击ok，生pll ip核文章来源：https://www.toymoban.com/news/detail-654606.html
此处我们使用了高电平复位，并使用locked信号，locked信号的作用是判断产生的时钟是否稳定输出，当locked为高电平时，此时输出的时钟信号是有效的，反之，则无效
4、编写Verilog源文件，找到pll ip核模块，并在顶层文件中进行例化
5.编写仿真文件，对顶层模块进行仿真
6、仿真结果如下图，可以看到200MHz的时钟周期为时钟源50MHz时钟周期的1/4，故产生的信号为时钟源的4倍频，100MHz的时钟周期为时钟源50MHz时钟周期的1/2，故产生的信号为时钟源的2倍频，50MHz的时钟周期与时钟源50MHz的时钟周期相等，故产生的信号与时钟源一样，25MHz的时钟周期为时钟源50MHz时钟周期的2倍，故产生的信号为时钟源的2分频
总结，一般在进行FPGA开发时，我们有两种产生分频时钟的方法，一种是使用上述的PLL IP核产生时钟，另一种方法是我们编写verilog文件对时钟源进行奇偶分频，一般推荐使用PLL IP核产生时钟，通过IP核产生的时钟更加可靠文章来源地址https://www.toymoban.com/news/detail-654606.html
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