浅谈时序:set_input_delay

这篇具有很好参考价值的文章主要介绍了浅谈时序:set_input_delay。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

1、set_input_delay的本质

set_input_delay是对模块input信号在模块外部延迟的约束,本质上EDA工具会根据约束调整设计内部的器件类型,摆放的位置以及优化内部组合逻辑保证满足约束要求。

约束指导原则:尽量照顾设计外部逻辑延时

set_input_delay -max delay_vaule 中delay_vaule 数值尽量大

    set_input_delay -max delay_vaule : delay_vaule 数值越大,对自身的约束越严格,对外部的要求越宽松,本质上是对setup time的约束。

    set_input_delay -min  delay_vaule : delay_vaule 数值越小,要求自身有足够的延时,能够cover住hold time,本质上是对hold time的约束。delay_vaule 为0 表示要求input 信号的自身的延时至少要大于hold time的。

2、set_input_delay示意图 

图7-21显示了DUA(the design under analysis )的输入路径。触发器UFF0在DUA外部,并向DUA内部的触发器UFF1提供数据。数据通过输入端口INP1连接。触发器UFF0和触发器UFF1的采样时钟均为CLKA。不考虑CLKA时钟偏移,该时钟周期是两个触发器UFF0和UFF1之间采样时间差。外部逻辑的delay有Tclk2q(即启动触发器UFF0的CK到Q延迟)和Tc1(即通过外部组合逻辑的延迟)。针对DUA输入管脚INP1设置的set_input_delay指的就是相对于时钟CLKA的Tclk2q+Tc1延时。假设CLKA的时钟周期为2ns,Tclk2q+Tc1延时为1.5ns,则INP1引脚的逻辑在设计中只有500ps(=2ns-1.5ns)可用于内部传播,即UFF1的Tc2加Tsetup必须小于500ps,才能保证触发器UFF1可靠地捕获由触发器UFF0输出的数据。

浅谈时序:set_input_delay,SDC,IC设计,时序,SDC

 文章来源地址https://www.toymoban.com/news/detail-654824.html

3、set_input_delay 简单案例

如图7-22所示Tclk2q的延时范围为0.8ns~1.1ns,组合逻辑Tc1的延时为2.2ns~5.6ns,此时Tclk2q+Tc1 最大延迟为6.7ns(=1.1ns+5.6ns)。最小延迟为3ns(=0.8ns+2.2ns)。请注意,这些延时都是相对于时钟采样沿设置的。我们用-max和-min参数描述最大延时和最小延时。-min 3.0 要求INPA内部时延加上3ns能够大于hold time,-max 6.7要求INPA内部时延加上Setup time要求小于8.3ns(=15-6.7)

create_clock -period 15 -waveform {5 12} [get_ports CLKP] 
set_input_delay -clock CLKP -max 6.7 [get_ports INPA] 
set_input_delay -clock CLKP -min 3.0 [get_ports INPA]

浅谈时序:set_input_delay,SDC,IC设计,时序,SDC

 浅谈时序:set_input_delay,SDC,IC设计,时序,SDC

 

到了这里,关于浅谈时序:set_input_delay的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • (FPGA时序约束)set_max_delay/set_min_delay详解

           属于 时序例外 的一种。(时序例外是:某条路径在默认参数下没有被正确地分析时序,在这种情况下,需要告知时序分析工具这条路径是一个例外,需要按照我地特殊指示来执行这条路径地时序分析。举例:一个数据被一个寄存器同步采样,但不是每个时钟沿都采,

    2024年04月26日
    浏览(35)
  • 静态时序分析:SDC约束命令set_clock_transition详解

    相关阅读 静态时序分析 https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482         在静态时序分析:SDC约束命令create_clock详解一文的最后,我们谈到了针对理想(ideal)时钟,可以使用set_clock_transition命令直接指定理想时钟到达各触发器时钟引脚的转换时间(这是

    2024年02月20日
    浏览(36)
  • FPGA时序约束经历之输出延时约束(set_output_delay)

    近期在进行emmc数据读写程序调试时,逼迫自己从一个时序小白跨进了时序约束的大门,这里记录一下供大家学习参考。 emmc hs200模式下,允许最高时钟频率为200M。其中emmc和FPGA之间的引脚有单向EMMC_CLK,双向CMD和DATA[7:0]。根据emmc手册,要求建立时间为1.4ns,保持时间为0.8ns。

    2023年04月08日
    浏览(59)
  • Vivado时序约束之—— set_max_delay、set_min_dealy(最大最小延迟约束)

    1. set_max_delay、set_min_delay约束的目的 最大最小延迟约束主要是为了解决异步信号之间的时序路径进行时序约束的问题。最大延迟约束(set_max_delay)将默认覆盖建立时间分析中的最大路径延迟;最小延迟约束(set_min_delay)将默认覆盖保持时间分析中的最小路径延迟。所谓的最

    2023年04月09日
    浏览(40)
  • 数字IC设计之静态时序分析(STA)

    静态时序分析原理 什么是STA 分析(计算)design是否满足timing约束的要求 DFF(sequential cell—有clk的器件)setup/hold需求 复位/设置信号 信号脉冲宽度 门控时钟信号 计算design是否满足DRC的要求 max_capacitance—节点电容 max_transition—信号爬升时间 max_fanout—负载能力有多少 如上图所

    2024年02月05日
    浏览(50)
  • 数字IC设计之时序分析基础概念汇总

     1 时钟Clock 理想的时钟模型是一个占空比为50%且周期固定的方波。时钟是FPGA中同步电路逻辑运行的一个基准。理想的时钟信号如下图: 2 时钟抖动Clock Jitter 理想的时钟信号是完美的方波,但是实际的方波是存在一些时钟抖动的。那么什么是时钟抖动呢?时钟抖动,Clock Jitter,

    2024年02月07日
    浏览(48)
  • 【IC设计】时序逻辑的基础—锁存器、触发器

    波形图中,表达时序逻辑时如果时钟和数据是对齐的,则默认当前时钟沿采集到的数据位在该时钟上升沿前一时刻的值。表达组合逻辑时如果时钟和数据是对齐的,则默认当前时钟沿采集到的数据为该始终上升沿同一时刻的值。 组合逻辑和时序逻辑的区别 : 主要是看 数据工

    2024年02月03日
    浏览(40)
  • FPGA时序分析与约束(7)——通过Tcl扩展SDC

            术语“Synopsys公司设计约束”(又名SDC,Synopsys Design Constraints)用于描述对时序、功率和面积的设计要求,是EDA工具中用于综合、STA和布局布线最常用的格式。本文介绍时序约束的历史概要和SDC的描述。         20世纪90年代初引人了时序约束。这些主要用于指定

    2024年02月08日
    浏览(41)
  • FPGA设计时序约束三、设置时钟组set_clock_groups

    目录 一、背景 二、时钟间关系 2.1 时钟关系分类 2.2 时钟关系查看 三、异步时钟组 3.1 优先级 3.2 使用格式 3.3 asynchronous和exclusive 3.4 结果示例 四、参考资料     Vivado中时序分析工具默认会分析设计中所有时钟相关的时序路径,除非时序约束中设置了时钟组或false路径。使

    2024年02月02日
    浏览(46)
  • 【数字IC基础】时序违例的修复

    基本思路是减少数据线的延时、减少 Launch clock line 的延时、增加capture clock line的delay 加强约束,重新进行综合 ,对违规的路径进行进一步的优化,但是一般效果可能不是很明显降低时钟的频率,但是这个一般是在项目最初的时候决定的,这个时候很难再改变 拆分组合逻辑,

    2024年02月14日
    浏览(44)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包